JP3674520B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に外部電源から内部電源電圧を生成する内部電源回路と、スイッチング制御して内部電源電圧を容量性負荷に出力するスイッチング回路とを有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来のこの種の半導体集積回路装置の一例を図８を参照して説明する。図において、１００は、半導体集積回路装置で、電源端子１に外部電源ＶＣＣが接続され、接地端子２が接地され、入力端子３に入力信号Ｖinが供給され、出力端子４に容量性負荷ＣＬが接続される。半導体集積回路装置１００は、外部電源電圧ＶＣＣから所望の内部電源電圧ＶＨＬを生成する内部電源回路１０と、入力信号Ｖinによりスイッチング制御して内部電源電圧ＶＨＬを出力端子４に出力するスイッチング回路２０とを具備している。
【０００３】
内部電源回路１０は、直列接続された抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望の電圧レベルに分割され、演算増幅器１３を介して内部電源電圧ＶＨＬとしてスイッチング回路２０に出力される構成としている。
演算増幅器１３は、具体的な構成例を図９に示すように、直列接続されたＰチャネル型ＭＯＳＦＥＴ１４とＮチャネル型ＭＯＳＦＥＴ１５とを出力段に有し、ＭＯＳＦＥＴ１４のソースが電源端子１に接続され、ＭＯＳＦＥＴ１５のソースが接地端子２に接続され、ＭＯＳＦＥＴ１４とＭＯＳＦＥＴ１５との接続点から内部電源電圧ＶＨＬが出力される構成としている。
【０００４】
スイッチング回路２０は、Ｐチャネル型ＭＯＳＦＥＴ２１とＮチャネル型ＭＯＳＦＥＴ２２とからなるＣＭＯＳ構成を有し、ＭＯＳＦＥＴ２１のソースに内部電源電圧ＶＨＬが供給され、ＭＯＳＦＥＴ２２のソースに接地端子２が接続され、入力端子３からの入力信号Ｖinがインバータ２３を介してＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２２のゲートに供給されることにより、ＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２２がオン／オフ制御されて、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２２との接続点から出力端子４に内部電源電圧ＶＨＬが出力電圧Ｖoutとして出力される構成としている。
【０００５】
上記構成の半導体集積回路装置１００の動作は、電源端子１に外部電源電圧ＶＣＣが供給されると、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望の電圧レベルに分割され、演算増幅器１３を介して内部電源回路１０から内部電源電圧ＶＨＬとして出力される。内部電源回路１０から内部電源電圧ＶＨＬが出力されている状態で、図１０に示すように、入力信号Ｖinが“Ｌ＝０”レベルから“Ｈ＝ＶＣＣ”レベルになり、スイッチング回路２０のＭＯＳＦＥＴ２１がオンすると、内部電源回路１０からＭＯＳＦＥＴ２１を介して出力端子４に接続されている容量性負荷ＣＬに電流が流れ、出力電圧Ｖoutは、内部電源電圧ＶＨＬまで立ち上がる。
【０００６】
【発明が解決しようとする課題】
ところで、上記の半導体集積回路装置において、出力電圧Ｖoutが、内部電源電圧ＶＨＬまで立ち上がるとき、ＭＯＳＦＥＴ２１のゲートの電位は“Ｌ”レベルであり、ＭＯＳＦＥＴ２１はフルにオンしている。これに対して、内部電源回路１０の演算増幅器１３は、外部電源電圧ＶＣＣが抵抗１１と抵抗１２との接続点で分割されて非反転入力端に供給されている状態で、ＭＯＳＦＥＴ１４のゲートの電位は“Ｌ＝０”レベルにはならないため、ＭＯＳＦＥＴ１４はオンしているもののフルにはオンしていない。このとき、例えば、ＭＯＳＦＥＴ１４のサイズがＭＯＳＦＥＴ２１と同じサイズに設計されているとすると、ＭＯＳＦＥＴ２１はフルにオンしているのに対して、ＭＯＳＦＥＴ１４はフルにはオンしていないため、ＭＯＳＦＥＴ２１の電流能力に対してＭＯＳＦＥＴ１４の電流能力は十分ではなく、演算増幅器１３は、電流変化に対する動作速度が遅く、スイッチング時の高速な電流変化に追随できず、図１０に示すように、内部電源電圧ＶＨＬが一旦低下した後、所望の電圧になるまでの立ち上がり波形の傾きが緩やかなため、出力電圧Ｖoutの立ち上がり波形の傾きも緩やかになるという問題がある。演算増幅器１３の電流変化に対する動作速度を速くするために演算増幅器１３に含まれる出力トランジスタ１４のサイズを大きくすればよいが、半導体集積回路装置のチップサイズが大きくなるという問題がある。
本発明は上記問題点に鑑み、スイッチング回路がスイッチングオンしたとき瞬時に内部電源回路の電流能力を上げることによりスイッチング速度を速くした半導体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体集積回路装置は、入力信号に応答して容量性負荷への電圧供給をオン／オフ制御するスイッチング回路と、前記スイッチング回路の電源入力端に所望の電源電圧を供給するように制御される出力トランジスタを有する内部電源回路とを具備した半導体集積回路装置において、前記内部電源回路は、さらに、前記スイッチング回路がオン制御され前記出力トランジスタから前記容量性負荷に電流が流れるときに前記入力信号の前エッジを検出してワンショットパルスを生成するショット回路を有し、前記ワンショットパルスの期間に前記出力トランジスタの制御端子の電位を前記出力トランジスタの電流供給能力を増加させる方向にシフトさせることを特徴とする。
【０００８】
【発明の実施の形態】
以下、この発明の第１実施例について図１を参照して説明する。尚、図８と同一のものについては同一符号を付してその説明を省略する。図において、２００は、半導体集積回路装置で、電源端子１に外部電源ＶＣＣが接続され、接地端子２が接地され、入力端子３に入力信号Ｖinが供給され、出力端子４に容量性負荷ＣＬが接続される。半導体集積回路装置２００は、外部電源電圧ＶＣＣから所望の内部電源電圧ＶＨＬを生成する内部電源回路３０と、入力信号Ｖinによりスイッチング制御して内部電源電圧ＶＨＬを出力端子４に出力する、図８に示したのと同一構成のスイッチング回路２０とを具備している。
【０００９】
内部電源回路３０は、図８に示した内部電源回路１０と同様に、直列接続された抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望の電圧レベルに分割され、演算増幅器１３を介して内部電源電圧ＶＨＬとしてスイッチング回路２０に出力される構成としているが、この他に本発明のポイントとなる以下の構成を有している。オンすることにより内部電源回路３０の電流能力を上げるためのＮチャネル型ＭＯＳＦＥＴ３１と、入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジで出力するワンショットパルスによりＭＯＳＦＥＴ３１をオンさせるショット回路３２とを有している。
【００１０】
ＭＯＳＦＥＴ３１のドレインは、図２に示すように、演算増幅器１３の出力段のハイサイド側を構成するＰチャネル型ＭＯＳＦＥＴ１４のゲートに接続されている。ＭＯＳＦＥＴ３１のソースは、接地端子２に接続されている。ショット回路３２は、図２に示すように、遅延回路３３、インバータ３４、２入力ＮＡＮＤ回路３５、およびインバータ３６から構成されている。入力信号Ｖinは２入力ＮＡＮＤ回路３５の２入力の一方の入力端と遅延回路３３の入力端に供給される。遅延回路３３の出力はインバータ３４を介して２入力ＮＡＮＤ回路３５の２入力の他方の入力端に供給される。２入力ＮＡＮＤ回路３５の出力はインバータ３６を介して、ショット回路３２の出力として、ＭＯＳＦＥＴ３１のゲートに供給される。
【００１１】
上記構成の半導体集積回路装置２００の動作は、電源端子１に外部電源電圧ＶＣＣが供給されると、抵抗１１と抵抗１２との接続点で外部電源電圧ＶＣＣが所望の電圧レベルに分割され、演算増幅器１３を介して内部電源回路３０から内部電源電圧ＶＨＬとして出力される。内部電源回路３０から内部電源電圧ＶＨＬが出力されている状態で、図３に示すように、入力信号Ｖinが“Ｌ”レベルから“Ｈ”レベルになると、スイッチング回路２０のＭＯＳＦＥＴ２１がオンする。このとき入力信号Ｖinの“Ｈ”レベルへの立ち上がりエッジで内部電源回路３０のショット回路３２からワンショットパルスがＭＯＳＦＥＴ３１のゲートに供給され、ＭＯＳＦＥＴ３１がオンする。ＭＯＳＦＥＴ３１がオンすると、内部電源回路３０の演算増幅器１３に含まれるＭＯＳＦＥＴ１４のゲートの電位が“Ｌ”レベルになり、ＭＯＳＦＥＴ１４がフルにオンして外部電源ＶＣＣからＭＯＳＦＥＴ１４およびＭＯＳＦＥＴ２１を介して容量性負荷に急速に電流が流れ、内部電源回路３０からの内部電源電圧ＶＨＬおよびスイッチング回路２０からの出力電圧Ｖoutは、急な傾きの立ち上がり波形で立ち上がる。
【００１２】
以上説明したように、入力信号Ｖinの立ち上がりエッジで立ち上がるショット回路３２からのワンショットパルスにより、ＭＯＳＦＥＴ３１をオンさせ、演算増幅器１３に含まれるＭＯＳＦＥＴ１４をフルにオンさせるので、ワンショットパルスの期間だけ演算増幅器１３の電流能力が上がり、出力端子４からの出力電圧Ｖoutの立ち上がり波形の傾きが急峻となる。
【００１３】
次に、この発明の第２実施例について図４を参照して説明する。
図において、３００は、半導体集積回路装置で、電源端子５に外部電源−ＶＣＣが接続され、接地端子６が接地され、入力端子７に入力信号−Ｖinが供給され、出力端子８に容量性負荷ＣＬが接続される。半導体集積回路装置３００は、外部電源電圧−ＶＣＣから所望の内部電源電圧−ＶＨＬを生成する内部電源回路４０と、入力信号Ｖinによりスイッチング制御して内部電源電圧−ＶＨＬを出力端子８に出力するスイッチング回路６０とを具備している。
【００１４】
内部電源回路４０は、図１に示した内部電源回路３０と同様に、抵抗４１、抵抗４２、演算増幅器４３、Ｐチャネル型ＭＯＳＦＥＴ５１およびショット回路５２を有している。
演算増幅器４３は、具体的な構成例を図５に示すように、直列接続されたＮチャネル型ＭＯＳＦＥＴ４４とＰチャネル型ＭＯＳＦＥＴ４５とを出力段に有し、ＭＯＳＦＥＴ４４のソースが電源端子５に接続され、ＭＯＳＦＥＴ４５のソースが接地端子６に接続され、ＭＯＳＦＥＴ４４とＭＯＳＦＥＴ４５との接続点から内部電源電圧−ＶＨＬが出力される構成としている。
【００１５】
ＭＯＳＦＥＴ５１のドレインは、図６に示すように、演算増幅器４３の出力段のロウサイド側を構成するＮチャネル型ＭＯＳＦＥＴ４４のゲートに接続されている。ＭＯＳＦＥＴ５１のソースは接地端子６に接続されている。ショット回路５２は、図６に示すように、遅延回路５３、インバータ５４、２入力ＮＯＲ回路５５、およびインバータ５６から構成されている。入力信号−Ｖinは２入力ＮＯＲ回路５５の２入力の一方の入力端と遅延回路５３の入力端に供給される。遅延回路５３の出力はインバータ５４を介して２入力ＮＯＲ回路５５の２入力の他方の入力端に供給される。２入力ＮＯＲ回路５５の出力はインバータ５６を介して、ショット回路５２の出力として、ＭＯＳＦＥＴ５１のゲートに供給される。
【００１６】
スイッチング回路６０は、図８に示した内部電源回路２０と同様に、Ｎチャネル型ＭＯＳＦＥＴ６１とＰチャネル型ＭＯＳＦＥＴ６２とからなるＣＭＯＳ構成を有し、ＭＯＳＦＥＴ６１のソースに内部電源電圧−ＶＨＬが供給され、ＭＯＳＦＥＴ６２のソースに接地端子６が接続され、入力端子７からの入力信号−Ｖinがインバータ６３を介してＭＯＳＦＥＴ６１およびＭＯＳＦＥＴ６２のゲートに供給されることにより、ＭＯＳＦＥＴ６１およびＭＯＳＦＥＴ６２がオン／オフ制御されて、ＭＯＳＦＥＴ６１とＭＯＳＦＥＴ６２との接続点から出力端子８に内部電源電圧−ＶＨＬが出力電圧−Ｖoutとして出力される構成としている。
【００１７】
上記構成の半導体集積回路装置３００の動作は、電源端子５に外部電源電圧−ＶＣＣが供給されると、抵抗４１と抵抗４２との接続点で外部電源電圧−ＶＣＣが所望の電圧レベルに分割され、演算増幅器４３を介して内部電源回路４０から内部電源電圧−ＶＨＬとして出力される。内部電源回路４０から内部電源電圧−ＶＨＬが出力されている状態で、図７に示すように、入力信号−Ｖinが“Ｈ＝０”レベルから“Ｌ＝−ＶＣＣ”レベルになると、スイッチング回路６０のＭＯＳＦＥＴ６１がオンする。このとき入力信号−Ｖinの“Ｌ”レベルへの立ち下がりエッジで内部電源回路４０のショット回路５２からワンショットパルスがＭＯＳＦＥＴ５１のゲートに供給され、ＭＯＳＦＥＴ５１がオンする。ＭＯＳＦＥＴ５１がオンすると、内部電源回路４０の演算増幅器４３に含まれるＭＯＳＦＥＴ４４のゲートの電位が“Ｈ”レベルになり、ＭＯＳＦＥＴ４４がフルにオンして外部電源−ＶＣＣからＭＯＳＦＥＴ４４およびＭＯＳＦＥＴ６１を介して容量性負荷に急速に電流が流れ、内部電源回路４０からの内部電源電圧−ＶＨＬおよびスイッチング回路６０からの出力電圧−Ｖoutは、急な傾きの立ち下がり波形で立ち下がる。
【００１８】
以上説明したように、入力信号−Ｖ inの立ち下がりエッジで立ち下がるショット回路５２からのワンショットパルスにより、ＭＯＳＦＥＴ５１をオンさせ、演算増幅器４３に含まれるＭＯＳＦＥＴ４４をフルにオンさせるので、ワンショットパルスの期間だけ演算増幅器４３の電流能力が上がり、出力端子８からの出力電圧−Ｖoutの立ち下がり波形の傾きが急峻となる。
【００１９】
【発明の効果】
以上に説明したように、本発明の半導体集積回路装置によれば、内部電源回路の回路規模をあまり大きくすることなく、例えば、演算増幅器に含まれる出力トランジスタのサイズを大きくすることなく、半導体集積回路装置のスイッチング速度を速くすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体集積回路装置のブロック図。
【図２】 図１に示す半導体集積回路装置の内部電源回路の要部回路図。
【図３】図１に示す半導体集積回路装置の動作を説明するための波形図。
【図４】本発明の第２実施例の半導体集積回路装置のブロック図。
【図５】図４に示す半導体集積回路装置の内部電源回路に使用される一例の演算増幅器の回路図。
【図６】図４に示す半導体集積回路装置の内部電源回路の要部回路図。
【図７】図４に示す半導体集積回路装置の動作を説明するための波形図。
【図８】従来の半導体集積回路装置のブロック図。
【図９】図１および図８に示す半導体集積回路装置の内部電顕回路に使用される一例の演算増幅器の回路図。
【図１０】 図８の半導体集積回路装置の動作を説明するための波形図。
【符号の説明】
１３、４３ 演算増幅器
１４ Ｐチャンネル型ＭＯＳＦＥＴ
４４ Ｎチャンネル型ＭＯＳＦＥＴ
２０、６０ スイッチング回路
３０、４０ 内部電源回路
３１ Ｎチャンネル型ＭＯＳＦＥＴ
５１ Ｐチャンネル型ＭＯＳＦＥＴ
３２、５２ ショット回路
Claims (6)
- 入力信号に応答して容量性負荷への電圧供給をオン／オフ制御するスイッチング回路と、前記スイッチング回路の電源入力端に所望の電源電圧を供給するように制御される出力トランジスタを有する内部電源回路とを具備した半導体集積回路装置において、
前記内部電源回路は、さらに、前記スイッチング回路がオン制御され前記出力トランジスタから前記容量性負荷に電流が流れるときに前記入力信号の前エッジを検出してワンショットパルスを生成するショット回路を有し、前記ワンショットパルスの期間に前記出力トランジスタの制御端子の電位を前記出力トランジスタの電流供給能力を増加させる方向にシフトさせることを特徴とする半導体集積回路装置。 - 前記ワンショットパルスにより前記出力トランジスタの制御端子の電位を前記出力トランジスタがフルにオンする電位にすることを特徴とする請求項１記載の半導体集積回路装置。
- 前記外部電源電圧および内部電源電圧が所定電位に対して正極性電圧であり、前記出力トランジスタがＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路装置。
- 前記外部電源電圧および内部電源電圧が所定電位に対して負極性電圧であり、前記出力トランジスタがＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路装置。
- 前記ＭＯＳトランジスタのゲートと前記所定電位間にＮチャネル型ＭＯＳトランジスタを接続し、このゲートに前記ショット回路を接続したことを特徴とする請求項３記載の半導体集積回路装置。
- 前記ＭＯＳトランジスタのゲートと前記所定電位間にＰチャネル型ＭＯＳトランジスタを接続し、このゲートに前記ショット回路を接続したことを特徴とする請求項４記載の半導体集積回路装置。
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