JPH06152381A - 入力回路 - Google Patents
入力回路Info
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- JPH06152381A JPH06152381A JP4296956A JP29695692A JPH06152381A JP H06152381 A JPH06152381 A JP H06152381A JP 4296956 A JP4296956 A JP 4296956A JP 29695692 A JP29695692 A JP 29695692A JP H06152381 A JPH06152381 A JP H06152381A
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- JP
- Japan
- Prior art keywords
- power supply
- channel mosfet
- level
- inverter
- cmos inverter
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Abstract
(57)【要約】
【構成】 ＣＭＯＳインバータを構成するｐチャネルＭ
ＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの間に、ゲート
−ドレイン間が短絡され飽和領域で動作する第２のｐチ
ャネルＭＯＳＦＥＴを直列に接続したものを初段インバ
ータとし、この初段インバータの次段に接続された後段
ＣＭＯＳインバータで論理スレッショールドを設定する
ようにした。 【効果】 初段ＣＭＯＳインバータでは入力信号に対し
てレベル変換せず電源電圧変動に追従してレベルシフト
した信号を形成し、それを後段ＣＭＯＳインバータの入
力とするため、後段ＣＭＯＳインバータの論理スレッシ
ョールドが電源変動によって変化しても入力信号自体が
すでに電源変動に伴ってレベルシフトされているので、
電源変動によるマージンの低下がなくなり、電源変動に
伴なう誤動作が少なくしかもスイッチングスピードが速
くかつ貫通電流も少ない入力回路が得られる。
ＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの間に、ゲート
−ドレイン間が短絡され飽和領域で動作する第２のｐチ
ャネルＭＯＳＦＥＴを直列に接続したものを初段インバ
ータとし、この初段インバータの次段に接続された後段
ＣＭＯＳインバータで論理スレッショールドを設定する
ようにした。 【効果】 初段ＣＭＯＳインバータでは入力信号に対し
てレベル変換せず電源電圧変動に追従してレベルシフト
した信号を形成し、それを後段ＣＭＯＳインバータの入
力とするため、後段ＣＭＯＳインバータの論理スレッシ
ョールドが電源変動によって変化しても入力信号自体が
すでに電源変動に伴ってレベルシフトされているので、
電源変動によるマージンの低下がなくなり、電源変動に
伴なう誤動作が少なくしかもスイッチングスピードが速
くかつ貫通電流も少ない入力回路が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路技術
さらにはＣＭＯＳトランジスタで構成される半導体集積
回路の入力回路に適用して有効な技術に関し、例えばＥ
ＣＬレベルやＴＴＬレベルのインタフェースを持つＣＭ
ＯＳ集積回路に利用して有効な技術に関する。
さらにはＣＭＯＳトランジスタで構成される半導体集積
回路の入力回路に適用して有効な技術に関し、例えばＥ
ＣＬレベルやＴＴＬレベルのインタフェースを持つＣＭ
ＯＳ集積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路化されたメモリやマイ
クロコンピュータのような論理ＬＳＩにおける入力バッ
ファ回路としては、従来一般に、図３に示すようなＣＭ
ＯＳインバータＩＮＶ１，ＩＮＶ２を２段接続したもの
が使用されている。この入力回路は初段インバータＩＮ
Ｖ１でＥＣＬレベルやＴＴＬレベルの外部入力信号Ｖin
を０Ｖ−５Ｖのような振幅の信号Ｖo1に変換し、次段イ
ンバータＩＮＶ２で波形整形して内部回路に供給するも
のである。従来、前段のＣＭＯＳインバータＩＮＶ１の
論理スレッショールドＶLT1は、入力信号がＴＴＬレベ
ルの場合には、ハイレベルＶinH（２．４Ｖ）とロウレ
ベルＶinL（０．８Ｖ）の中間の１．６Ｖのような値に
設定され、入力信号に対する電圧マージン(余裕度)がハ
イ側とロウ側で等しくなるように設計されていた。
クロコンピュータのような論理ＬＳＩにおける入力バッ
ファ回路としては、従来一般に、図３に示すようなＣＭ
ＯＳインバータＩＮＶ１，ＩＮＶ２を２段接続したもの
が使用されている。この入力回路は初段インバータＩＮ
Ｖ１でＥＣＬレベルやＴＴＬレベルの外部入力信号Ｖin
を０Ｖ−５Ｖのような振幅の信号Ｖo1に変換し、次段イ
ンバータＩＮＶ２で波形整形して内部回路に供給するも
のである。従来、前段のＣＭＯＳインバータＩＮＶ１の
論理スレッショールドＶLT1は、入力信号がＴＴＬレベ
ルの場合には、ハイレベルＶinH（２．４Ｖ）とロウレ
ベルＶinL（０．８Ｖ）の中間の１．６Ｖのような値に
設定され、入力信号に対する電圧マージン(余裕度)がハ
イ側とロウ側で等しくなるように設計されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓインバータが２段接続されてなる従来の入力回路は、
スイッチングスピードが速く、しかもスイッチング時の
貫通電流が少ないという良好な特性を有するものの、Ｌ
ＳＩ内部で発生する電源変動によって論理スレッショー
ルドＶLT1が変化するため、入力信号のハイレベルとロ
ウレベルの電圧マージンが変動してしまうという問題点
がある。
Ｓインバータが２段接続されてなる従来の入力回路は、
スイッチングスピードが速く、しかもスイッチング時の
貫通電流が少ないという良好な特性を有するものの、Ｌ
ＳＩ内部で発生する電源変動によって論理スレッショー
ルドＶLT1が変化するため、入力信号のハイレベルとロ
ウレベルの電圧マージンが変動してしまうという問題点
がある。
【０００４】つまり、電源電圧Ｖccが高くなるとＣＭＯ
ＳインバータＩＮＶ１の論理スレッショールドＶLT1が
高くなるため、入力信号のハイレベルＶinHに対するマ
ージンＭ１が小さくなる。また、電源電圧Ｖccが低くな
るとＣＭＯＳインバータＩＮＶ１の論理スレッショール
ドＶLT1が低くなるため、入力信号のロウレベルＶinLに
対するマージンＭ２が小さくなる。
ＳインバータＩＮＶ１の論理スレッショールドＶLT1が
高くなるため、入力信号のハイレベルＶinHに対するマ
ージンＭ１が小さくなる。また、電源電圧Ｖccが低くな
るとＣＭＯＳインバータＩＮＶ１の論理スレッショール
ドＶLT1が低くなるため、入力信号のロウレベルＶinLに
対するマージンＭ２が小さくなる。
【０００５】一方、電源変動によって論理スレッショー
ルドが変化しないインバータ回路として、デプレッショ
ン型ＭＯＳＦＥＴを負荷とするいわゆるＤ−ＭＯＳイン
バータが知られている。ところが、Ｄ−ＭＯＳインバー
タはスイッチングスピードの点でＣＭＯＳインバータに
劣り、また貫通電流も多いという欠点がある。なお、入
力回路に関する発明としては、特願昭６２−２３４３４
９号がある。
ルドが変化しないインバータ回路として、デプレッショ
ン型ＭＯＳＦＥＴを負荷とするいわゆるＤ−ＭＯＳイン
バータが知られている。ところが、Ｄ−ＭＯＳインバー
タはスイッチングスピードの点でＣＭＯＳインバータに
劣り、また貫通電流も多いという欠点がある。なお、入
力回路に関する発明としては、特願昭６２−２３４３４
９号がある。
【０００６】この発明の目的は、電源変動によるマージ
ンの低下が少なくしかもスイッチングスピードが速く貫
通電流も少ないＣＭＯＳ入力回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
ンの低下が少なくしかもスイッチングスピードが速く貫
通電流も少ないＣＭＯＳ入力回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＣＭＯＳインバータを構成する
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの
間に、ゲート−ドレイン間が短絡され飽和領域で動作す
る第２のｐチャネルＭＯＳＦＥＴを直列に接続したもの
を初段インバータとし、この初段インバータの次段に接
続された後段ＣＭＯＳインバータで論理スレッショール
ドを設定するようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＣＭＯＳインバータを構成する
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの
間に、ゲート−ドレイン間が短絡され飽和領域で動作す
る第２のｐチャネルＭＯＳＦＥＴを直列に接続したもの
を初段インバータとし、この初段インバータの次段に接
続された後段ＣＭＯＳインバータで論理スレッショール
ドを設定するようにしたものである。
【０００８】
【作用】上記した手段によれば、初段ＣＭＯＳインバー
タでは入力信号に対してレベル変換しないつまり振幅を
大きくせず、電源電圧変動に追従してレベルシフトした
信号を形成し、それを後段ＣＭＯＳインバータの入力と
するため、後段ＣＭＯＳインバータの論理スレッショー
ルドが電源変動によって変化しても入力信号自体がすで
に電源変動に伴ってレベルシフトされているので、電源
変動によるマージンの低下がなくなり、しかもスイッチ
ングスピードが速く貫通電流も少ない入力回路を提供す
るという上記目的が達成される。
タでは入力信号に対してレベル変換しないつまり振幅を
大きくせず、電源電圧変動に追従してレベルシフトした
信号を形成し、それを後段ＣＭＯＳインバータの入力と
するため、後段ＣＭＯＳインバータの論理スレッショー
ルドが電源変動によって変化しても入力信号自体がすで
に電源変動に伴ってレベルシフトされているので、電源
変動によるマージンの低下がなくなり、しかもスイッチ
ングスピードが速く貫通電流も少ない入力回路を提供す
るという上記目的が達成される。
【０００９】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１に本発明に係る入力回路の一実施例を
示す。この実施例の入力回路は、初段ＣＭＯＳインバー
タＩＮＶ１と後段ＣＭＯＳインバータＩＮＶ２とから構
成される。このうち、後段ＣＭＯＳインバータＩＮＶ２
は通常のインバータと同様に、電源電圧Ｖcc−接地点Ｇ
ＮＤ間に直列に接続されたｐチャネルＭＯＳＦＥＴ Ｑ
４とｎチャネルＭＯＳＦＥＴ Ｑ５とから構成されてい
る。これに対し、初段ＣＭＯＳインバータＩＮＶ１は、
電源電圧Ｖcc−接地点ＧＮＤ間に直列に接続され、入力
信号Ｖinをゲート端子に受けるようにされたｐチャネル
ＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯＳＦＥＴ Ｑ３と
の間に、ゲート−ドレイン間が短絡され飽和領域で動作
する第２のｐチャネルＭＯＳＦＥＴ Ｑ２が直列に接続
されている。
て説明する。図１に本発明に係る入力回路の一実施例を
示す。この実施例の入力回路は、初段ＣＭＯＳインバー
タＩＮＶ１と後段ＣＭＯＳインバータＩＮＶ２とから構
成される。このうち、後段ＣＭＯＳインバータＩＮＶ２
は通常のインバータと同様に、電源電圧Ｖcc−接地点Ｇ
ＮＤ間に直列に接続されたｐチャネルＭＯＳＦＥＴ Ｑ
４とｎチャネルＭＯＳＦＥＴ Ｑ５とから構成されてい
る。これに対し、初段ＣＭＯＳインバータＩＮＶ１は、
電源電圧Ｖcc−接地点ＧＮＤ間に直列に接続され、入力
信号Ｖinをゲート端子に受けるようにされたｐチャネル
ＭＯＳＦＥＴ Ｑ１とｎチャネルＭＯＳＦＥＴ Ｑ３と
の間に、ゲート−ドレイン間が短絡され飽和領域で動作
する第２のｐチャネルＭＯＳＦＥＴ Ｑ２が直列に接続
されている。
【００１０】上記ＭＯＳＦＥＴ Ｑ１は、チャネルコン
ダクタンスがＭＯＳＦＥＴ Ｑ２，Ｑ３に比べて充分に
大きな値となるように素子定数（例えばゲート幅とゲー
ト長との比Ｗ／Ｌ）が設定される。これによって、ＭＯ
ＳＦＥＴ Ｑ１のスイッチング速度が速く、またＭＯＳ
ＦＥＴ Ｑ１のオン抵抗が回路に流れる電流の変化に与
える影響が小さくされる。つまり、Ｑ１のドレイン端子
側に接続されたｐチャネルＭＯＳＦＥＴ Ｑ２のソース
電圧が入力信号Ｖinの変化にかかわらずＶccレベルに近
いレベルになるようにされている。
ダクタンスがＭＯＳＦＥＴ Ｑ２，Ｑ３に比べて充分に
大きな値となるように素子定数（例えばゲート幅とゲー
ト長との比Ｗ／Ｌ）が設定される。これによって、ＭＯ
ＳＦＥＴ Ｑ１のスイッチング速度が速く、またＭＯＳ
ＦＥＴ Ｑ１のオン抵抗が回路に流れる電流の変化に与
える影響が小さくされる。つまり、Ｑ１のドレイン端子
側に接続されたｐチャネルＭＯＳＦＥＴ Ｑ２のソース
電圧が入力信号Ｖinの変化にかかわらずＶccレベルに近
いレベルになるようにされている。
【００１１】一方、ｎチャネルＭＯＳＦＥＴ Ｑ３は入
力信号Ｖinのレベル変化を電流の変化に変換する素子と
して機能する。ＭＯＳＦＥＴ Ｑ３に流れる電流ＩQ3
は、ＭＯＳＦＥＴ Ｑ３のチャネルコンダクタンスをβ
3、しきい値電圧をＶth3とすると、 ＩQ3＝β3（Ｖin−Ｖth3）2 で表わされる。また、ｐチャネルＭＯＳＦＥＴ Ｑ２は
常に飽和領域で動作し、ＭＯＳＦＥＴＱ３によって変換
された電流の変化を電圧の変化に変える素子として機能
する。
力信号Ｖinのレベル変化を電流の変化に変換する素子と
して機能する。ＭＯＳＦＥＴ Ｑ３に流れる電流ＩQ3
は、ＭＯＳＦＥＴ Ｑ３のチャネルコンダクタンスをβ
3、しきい値電圧をＶth3とすると、 ＩQ3＝β3（Ｖin−Ｖth3）2 で表わされる。また、ｐチャネルＭＯＳＦＥＴ Ｑ２は
常に飽和領域で動作し、ＭＯＳＦＥＴＱ３によって変換
された電流の変化を電圧の変化に変える素子として機能
する。
【００１２】その結果、初段インバータＩＮＶ１の出力
電圧Ｖo1は、図２に示すように、入力信号Ｖinの変化に
追従して略比例的に変化するとともに、振幅０．８−
２．４ＶのＴＴＬレベルの入力信号Ｖinが振幅２．０−
４．０Ｖのような信号Ｖo1に変換される。つまり、初段
インバータＩＮＶ１はレベル変換よりもむしろレベルシ
フトの機能を有する。しかも、この初段インバータＩＮ
Ｖ１は、ＭＯＳＦＥＴＱ１のチャネルコンダクタンスが
充分に大きいため、電源電圧Ｖccが変動するとこれに応
じて出力電圧Ｖo1が変動する。
電圧Ｖo1は、図２に示すように、入力信号Ｖinの変化に
追従して略比例的に変化するとともに、振幅０．８−
２．４ＶのＴＴＬレベルの入力信号Ｖinが振幅２．０−
４．０Ｖのような信号Ｖo1に変換される。つまり、初段
インバータＩＮＶ１はレベル変換よりもむしろレベルシ
フトの機能を有する。しかも、この初段インバータＩＮ
Ｖ１は、ＭＯＳＦＥＴＱ１のチャネルコンダクタンスが
充分に大きいため、電源電圧Ｖccが変動するとこれに応
じて出力電圧Ｖo1が変動する。
【００１３】一方、後段ＣＭＯＳインバータＩＮＶ２
は、その論理スレッショールドＶLT2が、上記信号Ｖo1
の振幅２．０−４．０Ｖの中間の３．０Ｖのような値に
なるようにｐチャネルＭＯＳＦＥＴ Ｑ４とｎチャネル
ＭＯＳＦＥＴ Ｑ５のコンダクタンスの比が設定されて
いる。従って、上記のような電源電圧依存性を有する出
力電圧Ｖo1が後段ＣＭＯＳインバータＩＮＶ２へ入力さ
れると、後段ＣＭＯＳインバータＩＮＶ２の論理スレッ
ショールドＶLT2が電源変動に伴って変化しても、入力
信号（Ｖo1）自体が電源変動に伴ってレベルシフトされ
ているので、電源変動によるマージンの低下がなくな
る。そして、初段インバータＩＮＶ１の出力電圧Ｖo1
は、ＣＭＯＳインバータＩＮＶ２によってＶcc−０Ｖの
振幅の電圧Ｖo2に変換されて内部回路に供給される。
は、その論理スレッショールドＶLT2が、上記信号Ｖo1
の振幅２．０−４．０Ｖの中間の３．０Ｖのような値に
なるようにｐチャネルＭＯＳＦＥＴ Ｑ４とｎチャネル
ＭＯＳＦＥＴ Ｑ５のコンダクタンスの比が設定されて
いる。従って、上記のような電源電圧依存性を有する出
力電圧Ｖo1が後段ＣＭＯＳインバータＩＮＶ２へ入力さ
れると、後段ＣＭＯＳインバータＩＮＶ２の論理スレッ
ショールドＶLT2が電源変動に伴って変化しても、入力
信号（Ｖo1）自体が電源変動に伴ってレベルシフトされ
ているので、電源変動によるマージンの低下がなくな
る。そして、初段インバータＩＮＶ１の出力電圧Ｖo1
は、ＣＭＯＳインバータＩＮＶ２によってＶcc−０Ｖの
振幅の電圧Ｖo2に変換されて内部回路に供給される。
【００１４】以上説明したように上記実施例は、ＣＭＯ
Ｓインバータを構成するｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴとの間に、ゲート−ドレイン間が短
絡され飽和領域で動作する第２のｐチャネルＭＯＳＦＥ
Ｔを直列に接続したものを初段インバータとし、後段の
ＣＭＯＳインバータで論理スレッショールドを設定する
ようにしたので、初段ＣＭＯＳインバータでは入力信号
に対してレベル変換しないつまり振幅を大きくせず、電
源電圧変動に追従してレベルシフトした信号を形成し、
それを次段ＣＭＯＳインバータの入力とするため、次段
ＣＭＯＳインバータの論理スレッショールドが電源変動
に伴って変化しても入力信号自体が電源変動に伴ってレ
ベルシフトされる。その結果、電源変動によるマージン
の低下がなくなり、電源変動に伴う誤動作が少なくしか
もスイッチングスピードが速くかつ貫通電流も少ない入
力回路が得られるという効果がある。
Ｓインバータを構成するｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴとの間に、ゲート−ドレイン間が短
絡され飽和領域で動作する第２のｐチャネルＭＯＳＦＥ
Ｔを直列に接続したものを初段インバータとし、後段の
ＣＭＯＳインバータで論理スレッショールドを設定する
ようにしたので、初段ＣＭＯＳインバータでは入力信号
に対してレベル変換しないつまり振幅を大きくせず、電
源電圧変動に追従してレベルシフトした信号を形成し、
それを次段ＣＭＯＳインバータの入力とするため、次段
ＣＭＯＳインバータの論理スレッショールドが電源変動
に伴って変化しても入力信号自体が電源変動に伴ってレ
ベルシフトされる。その結果、電源変動によるマージン
の低下がなくなり、電源変動に伴う誤動作が少なくしか
もスイッチングスピードが速くかつ貫通電流も少ない入
力回路が得られるという効果がある。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、ＣＭＯＳインバータを２段接続して入力回
路を構成しているが、ＣＭＯＳインバータを３段以上接
続して入力回路を構成するようにしても良い。以上の説
明では主として本発明者によってなされた発明をその背
景となった利用分野であるＣＭＯＳ集積回路における入
力回路に適用したものについて説明したが、この発明は
それに限定されるものでなく、ＣＭＯＳ回路とバイポー
ラ・トランジスタ回路とからなるいわゆるＢｉ−ＣＭＯ
Ｓ回路の入力回路等にも利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、ＣＭＯＳインバータを２段接続して入力回
路を構成しているが、ＣＭＯＳインバータを３段以上接
続して入力回路を構成するようにしても良い。以上の説
明では主として本発明者によってなされた発明をその背
景となった利用分野であるＣＭＯＳ集積回路における入
力回路に適用したものについて説明したが、この発明は
それに限定されるものでなく、ＣＭＯＳ回路とバイポー
ラ・トランジスタ回路とからなるいわゆるＢｉ−ＣＭＯ
Ｓ回路の入力回路等にも利用することができる。
【００１６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、電源変動によるマージンの
低下が少なくしかもスイッチングスピードが速く貫通電
流も少ないＣＭＯＳ入力回路を実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、電源変動によるマージンの
低下が少なくしかもスイッチングスピードが速く貫通電
流も少ないＣＭＯＳ入力回路を実現することができる。
【図１】本発明に係る入力回路の一実施例を示す回路図
である。
である。
【図２】本発明に係る入力回路の入出力信号の変化を示
す波形図である。
す波形図である。
【図３】従来のＣＭＯＳ入力回路の一実施例を示す回路
図である。
図である。
【図４】従来のＣＭＯＳ入力回路の入出力信号の変化を
示す波形図である。
示す波形図である。
ＩＮＶ１ 初段インバータ ＩＮＶ２ 後段インバータ Ｑ１，Ｑ２，Ｑ４ ｐチャネルＭＯＳＦＥＴ Ｑ３，Ｑ５ ｎチャネルＭＯＳＦＥＴ Ｖin 外部入力信号 Ｖo1 初段インバータの出力電圧 Ｖo2 後段インバータの出力電圧 ＶLT1 初段インバータの論理スレッショールド ＶLT2 後段インバータの論理スレッショールド
Claims (1)
- 【請求項１】 第１と第２の電源電圧端子間に入力信号
をゲート端子に受ける第１のｐチャネルＭＯＳＦＥＴと
ｎチャネルＭＯＳＦＥＴとが直列形態で接続されさらに
上記ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
との間に、ゲート−ドレイン間が短絡され飽和領域で動
作する第２のｐチャネルＭＯＳＦＥＴが直列に接続され
てなる初段ＣＭＯＳインバータと、この初段インバータ
の次段に接続された後段ＣＭＯＳインバータとを備えて
いることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296956A JPH06152381A (ja) | 1992-11-06 | 1992-11-06 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296956A JPH06152381A (ja) | 1992-11-06 | 1992-11-06 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152381A true JPH06152381A (ja) | 1994-05-31 |
Family
ID=17840366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4296956A Pending JPH06152381A (ja) | 1992-11-06 | 1992-11-06 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152381A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055987A1 (ja) * | 2002-12-13 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置およびこれを用いた表示装置 |
| KR100862452B1 (ko) * | 2006-07-10 | 2008-10-08 | 삼성전기주식회사 | 레벨 시프터 |
| CN110708056A (zh) * | 2019-10-11 | 2020-01-17 | 湖南国科微电子股份有限公司 | 一种输入缓冲电路和输入缓冲方法 |
-
1992
- 1992-11-06 JP JP4296956A patent/JPH06152381A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055987A1 (ja) * | 2002-12-13 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置およびこれを用いた表示装置 |
| US7355445B2 (en) | 2002-12-13 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit with smaller amplitude of input signal voltage than amplitude of power source voltage of the digital circuit |
| CN100380811C (zh) * | 2002-12-13 | 2008-04-09 | 株式会社半导体能源研究所 | 半导体器件和使用该半导体器件的显示器件 |
| US7714616B2 (en) | 2002-12-13 | 2010-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display appliance using the semiconductor device |
| KR100862452B1 (ko) * | 2006-07-10 | 2008-10-08 | 삼성전기주식회사 | 레벨 시프터 |
| CN110708056A (zh) * | 2019-10-11 | 2020-01-17 | 湖南国科微电子股份有限公司 | 一种输入缓冲电路和输入缓冲方法 |
| CN110708056B (zh) * | 2019-10-11 | 2023-01-17 | 湖南国科微电子股份有限公司 | 一种输入缓冲电路和输入缓冲方法 |
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