CN110708056B - 一种输入缓冲电路和输入缓冲方法 - Google Patents

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Abstract

本申请公开了一种输入缓冲电路和输入缓冲方法，包括：输入端口、输出端口、第一反相器、第二反相器、低电压电源输入端口、第一开关管和节点电位调整单元；不论输入端口输入的是高电平还是低电平，通过第一开关管、第一反相器、第二反相器和节点电位调整单元的共同作用，使整个输入缓冲电路最终输出低电平，或者输出的电平在低电平和低电压电源输入端口输入的低电源电平之间，还可以实现高压到低压电平移位的输入，进而使得低压器件能够实现高压输入低压输出，并且本申请的技术方案无静态功耗，电路结构简单，易于实现和集成。

Description

一种输入缓冲电路和输入缓冲方法
技术领域
本申请涉及电子电路及半导体技术领域，尤其涉及一种输入缓冲电路和输入缓冲方法。
背景技术
在部分先进的CMOS集成电路工艺中，只提供耐低电压的输入输出MOSFET器件，这些器件的栅极G、源极S、漏极D、背栅B之间的电压差都不能超过低电源电压，这类器件只能和外部相同输入输出电平的电路进行通信。
但是有些通信接口协议约定电路接口要工作在高电压下，或者某些外部需要通信的电路只提供高电压的输入输出接口，那么目前这些采用低电压输入输出器件设计生产的芯片就无法在高电压下工作。
因此，如何使得低电压输入输出器件能够接受高电压输入，成为本领域技术人员亟待解决的问题。
发明内容
本申请提供了一种输入缓冲电路和输入缓冲方法，使得低电压输入输出器件能够接受高电压输入。
本申请提供了一种输入缓冲电路，包括：输入端口、输出端口、第一反相器、第二反相器、低电压电源输入端口、第一开关管、节点电位调整单元；其中，所述第一开关管的第一端与所述输入端口连接以接收输入信号，所述第一开关管的第二端与所述低电压电源输入端口连接以接收低电源电压信号，所述第一开关管的第三端与所述第一反相器的输入端连接；所述第一反相器的第一端与所述低电压电源输入端口连接以接收低电源电压信号，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第一反相器的第二端与低电平连接；所述第二反相器的第一端与所述低电压电源输入端口连接以接收低电源电压信号，所述第二反相器的输出端与所述输出端口连接以输出所述输入缓冲电路的输出信号，所述第二反相器的第二端与低电平连接；所述节点电位调整单元的第一端与所述第一反相器的输入端连接，所述节点电位调整单元的第二端与所述第一反相器输出端连接，所述节点电位调整单元的第三端与所述低电压电源输入端口连接以接收低电源电压信号，所述节点电位调整单元的第四端与低电平连接。
结合第一方面，在第一方面的一个可实现方式中，所述节点电位调整单元包括弱下拉件和弱上拉件；其中，所述弱下拉件的漏极和所述弱上拉件的漏极连接到所述第一反相器的输入端，所述弱下拉件的栅极和所述弱上拉件的栅极连接到所述第一反相器的输出端，所述弱下拉件的背栅连接到源极后，所述弱下拉件的源极连接至低电平，所述弱上拉件的源极连接到背栅后，所述弱上拉件的源极连接至所述低电压电源输入端口以接收低电源电压信号。
结合第一方面，在第一方面的一个可实现方式中，所述第一反相器包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器的输入端，漏极连接到所述第一反相器的输出端；NMOS管的漏极连接到所述第一反相器的输出端，栅极连接到所述第一反相器的输入端，背栅连接到源极后，源极连接低电平。
结合第一方面，在第一方面的一个可实现方式中，所述第二反相器包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器的输出端，漏极连接到输出端口；NMOS管的漏极连接到输出端口，栅极连接到所述第一反相器的输出端，背栅连接到源极后，源极连接低电平。
结合第一方面，在第一方面的一个可实现方式中，所述第一开关管为NMOS管，其中，NMOS管的漏极连接输入端口以接收输入信号，栅极连接低电压电源输入端口以接收低电源电压信号，背栅连接到源极后，源极连接至所述第一反相器的输入端。
结合第一方面，在第一方面的一个可实现方式中，所述弱下拉件为NMOS管。
结合第一方面，在第一方面的一个可实现方式中，所述弱上拉件为PMOS管。
结合第一方面，在第一方面的一个可实现方式中，所述第一开关管为栅极和源极耐高压的高压MOSFET器件或者为横向双扩散LDMOS器件。
第二方面，本申请提供了一种输入缓冲方法，用于上述第一方面的缓冲输入电路，该方法包括：
输入端口向第一开关管输入低电平；
第一开关管拉低第一反相器的输入端电位；
第一反相器的输出端电位上升到低电压电源输入端口的低电源电平；
节点电位调整单元将第一反相器的输入端电位下拉到低电平；
第二反相器从输出端口输出低电平。
第三方面，本申请还提供了一种输入缓冲方法，用于上述第一方面的缓冲输入电路，该方法包括：
输入端口向第一开关管输入高电平；
第一开关管上拉第一反相器的输入端电位；
第一反相器的输出端电位下降到低电平；
节点电位调整单元将第一反相器的输入端电位上拉到低电压电源输入端口的低电源电平；
第二反相器从输出端口输出低电源电平。
由以上技术方案可知，本申请提供了一种输入缓冲电路和输入缓冲方法，包括：输入端口、输出端口、第一反相器、第二反相器、低电压电源输入端口、第一开关管和节点电位调整单元；不论输入端口输入的是高电平还是低电平，通过第一开关管、第一反相器、第二反相器和节点电位调整单元的共同作用，使整个输入缓冲电路最终输出低电平，或者输出的电平在低电平和低电压电源输入端口输入的低电源电平之间，还可以实现高压到低压电平移位的输入，进而使得低压器件能够实现高压输入低压输出，并且本申请的技术方案无静态功耗，电路结构简单，易于实现和集成。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施案例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的输入缓冲电路的结构图；
图2为本申请实施例提供的输入缓冲电路的电路图。
图示说明：
其中，1-输入端口；2-输出端口；3-第一反相器；4-第二反相器；5-低电压电源输入端口；6-第一开关管；7-节点电位调整单元；71-弱下拉件；72-弱上拉件。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。
图1为本申请实施例提供的输入缓冲电路的结构图。如图1所示，本申请提供的输入缓冲电路包括：输入端口1、输出端口2、第一反相器3、第二反相器4、低电压电源输入端口5、第一开关管6和节点电位调整单元7；其中，所述第一开关管6的第一端与所述输入端口1连接以接收输入信号，所述第一开关管6的第二端与所述低电压电源输入端口5连接以接收低电源电压信号，所述第一开关管6的第三端与所述第一反相器3的输入端连接；所述第一反相器3的第一端与所述低电压电源输入端口5连接以接收低电源电压信号，所述第一反相器3的输出端与所述第二反相器4的输入端连接，所述第一反相器3的第二端与低电平连接；所述第二反相器4的第一端与所述低电压电源输入端口5连接以接收低电源电压信号，所述第二反相器4的输出端与所述输出端口2连接以输出所述输入缓冲电路的输出信号，所述第二反相器4的第二端与低电平连接；所述节点电位调整单元7的第一端与所述第一反相器3的输入端连接，所述节点电位调整单元7的第二端与所述第一反相器3输出端连接，所述节点电位调整单元7的第三端与所述低电压电源输入端口5连接以接收低电源电压信号，所述节点电位调整单元7的第四端与低电平连接。
图2为本申请实施例提供的输入缓冲电路的电路图，如图2所示，所述节点电位调整单元7包括弱下拉件71和弱上拉件72；其中，所述弱下拉件71的漏极和所述弱上拉件72的漏极连接到所述第一反相器3的输入端，所述弱下拉件71的栅极和所述弱上拉件72的栅极连接到所述第一反相器3的输出端，所述弱下拉件71的背栅连接到源极后，所述弱下拉件71的源极连接至低电平，所述弱上拉件72的源极连接到背栅后，所述弱上拉件72的源极连接至所述低电压电源输入端口5以接收低电源电压信号。
如图2所示，所述第一反相器3包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口5以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器3的输入端，漏极连接到所述第一反相器3的输出端；NMOS管的漏极连接到所述第一反相器3的输出端，栅极连接到所述第一反相器3的输入端，背栅连接到源极后，源极连接低电平。
如图2所示，所述第二反相器4包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口5以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器3的输出端，漏极连接到输出端口2；NMOS管的漏极连接到输出端口2，栅极连接到所述第一反相器3的输出端，背栅连接到源极后，源极连接低电平。
如图2所示，所述第一开关管6为NMOS管，其中，NMOS管的漏极连接输入端口1以接收输入信号，栅极连接低电压电源输入端口5以接收低电源电压信号，背栅连接到源极后，源极连接至所述第一反相器3的输入端。所述弱下拉件71为NMOS管。所述弱上拉件72为PMOS管。
另外，所述第一开关管6还可以是栅极和源极耐高压的高压MOSFET器件或者为横向双扩散LDMOS器件。
本申请实施例提供的输入缓冲电路，不论输入端口输入的是高电平还是低电平，通过第一开关管、第一反相器、第二反相器和节点电位调整单元的共同作用，使整个输入缓冲电路最终输出低电平，或者输出的电平在低电平和低电压电源输入端口输入的低电源电平之间，还可以实现高压到低压电平移位的输入，进而使得低压器件能够实现高压输入低压输出。
本申请实施例提供还提供了一种输入缓冲方法，用于上述实施例中的输入缓冲电路，该方法包括：
输入端口向第一开关管输入低电平；
第一开关管拉低第一反相器的输入端电位；
第一反相器的输出端电位上升到低电压电源输入端口的低电源电平；
节点电位调整单元将第一反相器的输入端电位下拉到低电平；
第二反相器从输出端口输出低电平。
另外，本申请实施例还提供了另一种输入缓冲方法，也用于上述实施例中的输入缓冲电路，该方法包括：
输入端口向第一开关管输入高电平；
第一开关管上拉第一反相器的输入端电位；
第一反相器的输出端电位下降到低电平；
节点电位调整单元将第一反相器的输入端电位上拉到低电压电源输入端口的低电源电平；
第二反相器从输出端口输出低电源电平。
本申请实施例提供的以上两种输入缓冲方法可采用如图2所示的输入缓冲电路具体说明，本申请实施例提供的输入缓冲电路可以实现低电压输入输出器件接受高电压输入，其中，输入端口1可以INPUT表示，输出端口2可以用OUTPUT表示，低电压电源输入端口5的低电源电平可以用VM表示，低电平可以用GND表示，第一反相器的输入端可以用node1表示，第一反相器的输出端可以用node2标识，图1所示电路具体的工作原理如下：
当INPUT输入低电平(GND电平)时，因为第一开关管6的背栅到漏极的寄生PN结二极管正向导通，将节点node1的电位拉低，此时第一反相器3中的NMOS管关闭，第一反相器3中的PMOS管导通，将节点node2上拉到VM(低电源电平)电位，弱上拉件72关闭，弱下拉件71导通将node1下拉到GND电平，第二反相器4中的PMOS管关闭，第二反相器4中的NMOS管导通，OUTPUT输出GND电平。
当INPUT输入从低电平(GND电平)上升到高电平VH时，因为第一开关管6的栅极接到了VM，第一开关管6将先导通将node1的电位上拉，第一反相器3中的PMOS管逐渐关闭，第一反相器3中的NMOS管逐渐导通将node2的电位下拉，弱下拉件71关闭，弱上拉件72导通将node1的电压上拉到VM，因此第一开关管6的栅源电压为0V，第一开关管6关闭，第一开关管6的栅漏、源漏、背栅漏之间的电位差为VH-VM，没有超过低压器件工作范围(VH-VM不超过VM即可)。第二反相器4中的NMOS管关闭，第二反相器4中的PMOS管导通，OUTPUT输出VM电平。
当INPUT输入从高电平VH下降到低电平(GND电平)，当INPUT电压低于VM一个二极管正向导通电压时，第一开关管6的背栅到漏极的寄生PN结二极管导通，将node1的电压下拉，然后第一反相器3中的NMOS管逐渐关闭，第一反相器3中的PMOS管逐渐导通将节点node2电位上拉到VM电位，弱上拉件72关闭，弱下拉件71导通将node1下拉到GND电平，第二反相器4中的PMOS管关闭，第二反相器4中的NMOS管导通，OUTPUT输出GND电平。
根据以上工作原理可知，本申请实施例提供的输入缓冲电路用低压器件实现了VH到VM的输入逻辑移位：INPUT输入VH电平，OUTPUT输出VM电平；INPUT输入GND电平，OUTPUT输出GND之间。输出电压移位到了VM到GND之间，以便后续电路处理。
另外，本申请中作为低压器件的第一开关管6用于隔离高压输入信号，输入低电平时，用弱下拉件71下拉节点node1的电压，以稳定node1的电位，输入高电平时，用弱上拉件72上拉节点node1的电压，将第一开关管6的源极和背栅电位上拉到VM，使得第一开关管6的四端之间的电压差不会超过低压器件的正常工作电压范围。
由以上技术方案可知，本申请提供了一种输入缓冲电路和输入缓冲方法，包括：输入端口、输出端口、第一反相器、第二反相器、低电压电源输入端口、第一开关管和节点电位调整单元；不论输入端口输入的是高电平还是低电平，通过第一开关管、第一反相器、第二反相器和节点电位调整单元的共同作用，使整个输入缓冲电路最终输出低电平，或者输出的电平在低电平和低电压电源输入端口输入的低电源电平之间，还可以实现高压到低压电平移位的输入，进而使得低压器件能够实现高压输入低压输出，并且本申请的技术方案无静态功耗，电路结构简单，易于实现和集成。
本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (9)

1.一种输入缓冲电路，其特征在于，包括：输入端口(1)、输出端口(2)、第一反相器(3)、第二反相器(4)、低电压电源输入端口(5)、第一开关管(6)和节点电位调整单元(7)；其中，所述第一开关管(6)的第一端与所述输入端口(1)连接以接收输入信号，所述第一开关管(6)的第二端与所述低电压电源输入端口(5)连接以接收低电源电压信号，所述第一开关管(6)的第三端与所述第一反相器(3)的输入端连接；所述第一反相器(3)的第一端与所述低电压电源输入端口(5)连接以接收低电源电压信号，所述第一反相器(3)的输出端与所述第二反相器(4)的输入端连接，所述第一反相器(3)的第二端与低电平连接；所述第二反相器(4)的第一端与所述低电压电源输入端口(5)连接以接收低电源电压信号，所述第二反相器(4)的输出端与所述输出端口(2)连接以输出所述输入缓冲电路的输出信号，所述第二反相器(4)的第二端与低电平连接；所述节点电位调整单元(7)的第一端与所述第一反相器(3)的输入端连接，所述节点电位调整单元(7)的第二端与所述第一反相器(3)输出端连接，所述节点电位调整单元(7)的第三端与所述低电压电源输入端口(5)连接以接收低电源电压信号，所述节点电位调整单元(7)的第四端与低电平连接，所述节点电位调整单元(7)包括弱下拉件(71)和弱上拉件(72)；其中，所述弱下拉件(71)的漏极和所述弱上拉件(72)的漏极连接到所述第一反相器(3)的输入端，所述弱下拉件(71)的栅极和所述弱上拉件(72)的栅极连接到所述第一反相器(3)的输出端，所述弱下拉件(71)的背栅连接到源极后，所述弱下拉件(71)的源极连接至低电平，所述弱上拉件(72)的源极连接到背栅后，所述弱上拉件(72)的源极连接至所述低电压电源输入端口(5)以接收低电源电压信号。
2.根据权利要求1所述的缓冲电路，其特征在于，所述第一反相器(3)包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口(5)以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器(3)的输入端，漏极连接到所述第一反相器(3)的输出端；NMOS管的漏极连接到所述第一反相器(3)的输出端，栅极连接到所述第一反相器(3)的输入端，背栅连接到源极后，源极连接低电平。
3.根据权利要求1所述的缓冲电路，其特征在于，所述第二反相器(4)包括一个PMOS管和一个NMOS管；其中，PMOS管的源极连接到低电压电源输入端口(5)以接收低电源电压信号，源极连接到背栅后，栅极连接到所述第一反相器(3)的输出端，漏极连接到输出端口(2)；NMOS管的漏极连接到输出端口(2)，栅极连接到所述第一反相器(3)的输出端，背栅连接到源极后，源极连接低电平。
4.根据权利要求1所述的缓冲电路，其特征在于，所述第一开关管(6)为NMOS管，其中，NMOS管的漏极连接输入端口(1)以接收输入信号，栅极连接低电压电源输入端口(5)以接收低电源电压信号，背栅连接到源极后，源极连接至所述第一反相器(3)的输入端。
5.根据权利要求1所述的缓冲电路，其特征在于，所述弱下拉件(71)为NMOS管。
6.根据权利要求1所述的缓冲电路，其特征在于，所述弱上拉件(72)为PMOS管。
7.根据权利要求1所述的缓冲电路，其特征在于，所述第一开关管(6)为栅极和源极耐高压的高压MOSFET器件或者为横向双扩散LDMOS器件。
8.一种输入缓冲方法，用于如权利要求1-7任一项所述的输入缓冲电路，其特征在于，包括：
输入端口向第一开关管输入低电平；
第一开关管拉低第一反相器的输入端电位；
第一反相器的输出端电位上升到低电压电源输入端口的低电源电平；
节点电位调整单元将第一反相器的输入端电位下拉到低电平；
第二反相器从输出端口输出低电平。
9.一种输入缓冲方法，用于如权利要求1-7任一项所述的输入缓冲电路，其特征在于，包括：
输入端口向第一开关管输入高电平；
第一开关管上拉第一反相器的输入端电位；
第一反相器的输出端电位下降到低电平；
节点电位调整单元将第一反相器的输入端电位上拉到低电压电源输入端口的低电源电平；
第二反相器从输出端口输出低电源电平。
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