CN106505990A - 具有可选滞后和速度的输入缓冲器 - Google Patents

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Abstract

本公开涉及具有可选滞后和速度的输入缓冲器。缓冲器在输出节点处作为输入信号的函数提供信号。第一和第二缓冲级具有用于确立输出信号的相应电流传导路径。使能元件响应于在第一和第二缓冲级都同时使能的状态下使能信号的确立，选择性地使能第二缓冲级。第一缓冲级具有来自输出节点的滞后反馈路径，其用于在缓冲响应中提供滞后。与只有第一缓冲级使能时相比，当第一和第二缓冲级都使能时，滞后较小。当使能时，第二缓冲级对输入信号的响应快于第一缓冲级。

Description

具有可选滞后和速度的输入缓冲器
技术领域
本发明涉及集成电路，尤其涉及具有可选滞后及速度的输入缓冲器。
背景技术
输入缓冲器用于集成电路(IC)中以提供输入信号的外部源与内部模块之间的接口。输入信号的源可以连接到输入焊盘(pad)或输入/输出(I/O)焊盘。在缓冲器连接到I/O焊盘的情况下，一般期望在I/O焊盘用作输入时使能缓冲器，而在焊盘用作输出时禁用缓冲器。
来自外部源的输入信号时常遭受噪声，尤其是外部源与输入焊盘之间的连接中所引起的干扰所导致的噪声。通常，输入缓冲器设计为具有展现滞后的传输特性。输入缓存器的传输特性的滞后使得缓冲器的输出信号中的变化取决于输入信号的过去值的历史记录。因此，如果输入信号的第一变化最初产生输出信号的确立(assertion)，为了取消(deassert)输出信号，输入信号的第二和相反的变化将必须具有较大的幅度。与输入信号相比，滞后具有过滤小振幅的噪声的效果。
赋予滞后的传输特性往往与赋予快速操作速度的特性冲突。另外，在较低速的缓冲器中期望较高的滞后。对于给定的输入焊盘或I/O焊盘，可以期望由控制信号选择传输特性具有较高滞后和较低速度，或者较高速度和较低滞后。能够通过提供两个输入缓冲器来实现对传输特性的选择，可以由控制信号使能一个并禁用另一个来交替地选择这两个输入缓冲器。然而，这种方法趋向消耗面积并增加成本。
具有以下输入缓冲器将是有利的：输入缓冲器具有可以由控制信号选择的替代滞后和操作速度特性。
附图说明
参考附图所示的其实施例的以下描述，可以最好地理解本发明及其目的和优点。为简明和清晰起见示出了附图中的元件，而不必按比例绘制。
图1为常规输入/输出(I/O)缓冲模块的示意框图，缓冲模块具有可以由控制信号使能一个并禁用另一个来交替地选择的两个输入缓冲器；
图2为根据本发明实施例的缓冲器的示意电路图；
图3为在图2的缓冲器的操作中出现的输出信号对于对应的输入信号的图；以及
图4为在图2的缓冲器的操作中出现的信号对于时间的图。
具体实施方式
图1示出了具有两个输入缓冲器102、104的常规输入/输出(I/O)缓冲模块100，输入缓冲器102、104具有不同的关于相应速度和滞后的传输特性。输入缓冲器102、104的输入连接到输入/输出(I/O)焊盘106以从外部源(未示出)接收输入信号。可以由输入路径输入缓冲器使能信号IPP_IBE来使能输入缓冲器102、104，以将输入信号传输到IC中。由相应开关110和112将输入缓冲器102、104的输出连接到节点108。通过互补控制信号IPP_HSin和IPP_HSinb闭合开关110和112中的一个并打开另一个，由此输入缓冲器102、104中的一个或另一个的输出信号OUT可以被交替地选择并传递给节点108。该配置提供了较高滞后和较低速度，或较高速度和较低滞后的传输特性的选择。然而，该配置具有两个完整的输入缓冲器，这浪费IC的面积并增加其成本。
图2示出了根据本发明实施例的缓冲器200。缓冲器200在第一节点202(可以是I/O焊盘106)处从外部源(未示出)接收第一信号IN，并在节点204处提供作为第一信号IN的函数的第二信号V204。缓冲器200包括第一和第二缓冲级206、208，具有用于在第二节点处作为第一信号IN的函数确立第二信号V204的相应电流传导路径。反相器210连接到第二节点204以在缓冲器输出节点212处提供作为第二信号V204的函数的缓冲输出信号OUT。缓冲器200还包括第一使能元件M9、M12，用于在第一及第二缓冲级都同时使能的状态下响应于第一使能信号IPP_HSin、IPP_HSinb的确立而选择性地使能第二缓冲级208。第一缓冲级206具有来自第二节点204的至少一个滞后反馈路径M7、M8，用于响应于第二信号V204对第一信号IN提供滞后。
与第一缓冲级206使能以及第二缓冲级208禁用时相比，当第一和第二缓冲级206、208都使能时，缓冲器200呈现较小的滞后。
当使能时，第二缓冲级208对第一信号IN的响应快于第一缓冲级206的响应。
在缓冲器200中，第一节点202连接到I/O焊盘，并且缓冲器200具有第二使能元件M1、M6，用于响应于第二使能信号IPP_IBE、IPP_IBEb的确立，选择性地使能第一及第二缓冲级206和208。第二使能信号IPP_IBE、IPP_IBEb为输入路径输入缓冲器使能信号，当I/O焊盘用于输入时使能缓冲器200，以及当I/O焊盘用于输出时禁用缓冲器200。
第一及第二缓冲级206、208可以包括第一及第二互补导电类型(n-型和p-型)的晶体管M2至M5，和M10和M11的对。每个导电类型的第二缓冲级208的晶体管M10和M11优选大于同一导电类型的第一缓冲级206的晶体管元件M2至M5，使得当使能时，第二缓冲级208的响应快于第一缓冲级206的响应。在缓冲器200的一个实施例中，用互补金属氧化物半导体(CMOS)技术实现晶体管及使能元件M1至M12(以及反相器210)，以及MOSFET的相对大小如下：
M1＝M6＝M9＝M12
M10＝3＊M2＝3＊M3
M11＝3＊M4＝3＊M5
CMOS技术使用p-型和n-型金属氧化物半导体场效应晶体管(MOSFET)的互补和对称对。将理解MOSFET的栅极可以具有其它材料(例如多晶硅)而不是金属，并且MOSFET的栅极绝缘体可以具有其它材料，例如氮化物或高k绝缘体，而不是氧化物或还有氧化物。
通过重新使用而非复制滞后反馈路径M7、M8和反相器210，通过利用第二缓冲级208的较简单结构和使能信号IPP_HSin、IPP_HSinb的状态，缓冲器200提供较高滞后和较低速度，或较高速度和较低滞后的传输特性的选择。
使能元件M9、M12和M1、M6可以包括由使能信号IPP_HSin、IPP_HSinb和IPP_IBE、IPP_IBEb控制并且与第一和第二缓冲级206和208的电流传导路径串联连接的开关。用于选择性地使能第二缓冲级208的使能元件M9、M12可以串联连接在第二缓冲级208的电流传导路径和第二使能元件M1、M6之间。
第一及第二缓冲级206和208可以分别包括第一及第二逻辑反相器M2至M5，以及M10和M11，以及处于不同电压VDD和VSS的电源轨214、216。在一个实施例中，电源轨216为处于电压VSS＝0V的地轨。反相器中的每一个可以具有串联连接在第二节点204和相应电源轨214、216之间的电流传导路径中的第一及第二互补桥臂(leg)M2、M3和M4、M5，以及M10和M11。反相器中的每一个具有串联连接的第一和第二互补导电类型的晶体管对，以分别在第一及第二桥臂中传导电流，晶体管的互补对受控于第一信号。
第一反相器可以具有至少两个晶体管互补对M2、M5和M3、M4，被连接以串联传导第一反相器的桥臂中的电流。第一(M2、M3)及第二(M4、M5)导电类型的晶体管分别在第一和第二反馈节点220、222处在第一及第二桥臂中串联连接在一起。滞后反馈路径包括第一和第二偏置元件M7、M8，用于作为第二信号V204的互补函数分别偏置第一及第二反馈节点220、222。因此，当确立第二信号V204时，激活第一和第二偏置元件M7和M8中的一个，解除激活另一个。
用于选择性地使能第二缓冲级208的使能元件可以包括互补开关M9和M12，其受控于使能信号IPP_HSin、IPP_HSinb，并串联连接在第二反相器M10、M11的第一及第二桥臂中。第一节点202连接到I/O焊盘，以及缓冲器200进一步具有互补开关M1和M6，其受控于进一步使能信号IPP_IBE、IPP_IBEb，并与第一和第二缓冲级206和208的电流传导路径串联连接，用于响应于进一步使能信号IPP_IBE、IPP_IBEb的确立选择性地使能第一和第二缓冲级。
当第二缓冲级208和第一缓冲级206都使能时，第一缓冲级的滞后反馈路径M7、M8提供缓冲器200的滞后。无需在第二缓冲级208中提供额外的滞后反馈路径。缓冲器200将在较高速度和较低滞后模式中，重新使用第一缓冲级206以及第二缓冲级208。
更具体地，第一缓冲级206具有PMOS晶体管M2和M3以及NMOS晶体管M4和M5。M2至M5的源极-漏极路径与M1和M6的源极-漏极路径串联连接在第一缓冲级206的反相器的电流传导路径中的电源轨214和216之间。M2的源极连接到M1的漏极，M2的漏极与M3的源极连接到反馈节点220，并且M3的漏极连接到节点218。M5的源极连接到M6的漏极，M5的漏极和M4的源极连接到反馈节点222，并且M4的漏极连接到节点218。节点218连接到第二节点204。M2至M5的栅极连接到一起并连接到第一节点202。
第二缓冲级208具有PMOS晶体管M10和NMOS晶体管M11。M10和M11的源极-漏极路径与M9和M12的源极-漏极路径串联连接，并通过M1和M6的源极-漏极路径连接到第二缓存级208的反相器的电流传导路径中的电源轨214和216。M10的源极连接到M9的漏极，并且M10的漏极连接到第二节点204。M11的源极连接到M12的漏极，并且M11的漏极连接到节点204。M10和M11的栅极连接到一起并且连接到第一节点202。
在操作中，当缓冲器使能信号IPP_IBE为低(即逻辑0)，并且互补IPP_IBEb为高(即逻辑1)时，缓冲器200通过开关M1和M6与电源轨214和216断开，并被禁用。
当缓冲器使能信号IPP_IBE为高，并且互补IPP_IBEb为低时，缓冲器200通过开关M1和M6连接到电源轨214和216，并且至少使能第一缓冲级206。当高速使能信号IPP_HSin为高，并且互补IPP_HSinb为低时，除第一缓冲级206外，第二缓冲级208通过开关M9、M12和M1、M6连接到电源轨214和216，并被使能。当高速使能信号IPP_HSin为低，并且互补IPP_HSinb为高时，即使当开关M1、M6使能第一缓冲级206时，第二缓冲级208通过开关M9、M12与电源轨214和216断开，并被禁用。
图3和4示出了当缓冲器使能信号IPP_IBE为高，并且互补IPP_IBEb为低，缓冲器200通过开关M1、M6连接到电源轨214和216，并被使能时，缓冲器200的操作中出现的信号。图3显示了当高速使能信号IPP_HSin为低和高(其互补IPP_HSinb分别为高和低)时，在节点204处，作为第一信号IN的函数的信号V204的变化的图300。
在开关M9、M12上的高速使能信号IPP_HSin为低，并且其互补IPP_HSinb为高时第二缓冲级208被禁用的情况下，在图300中用实线显示信号V204的电压。当第一信号IN在302为低时，NMOS晶体管M4、M5关断，并且PMOS晶体管M2和M3导通，将节点218和204朝着电源电压VDD上拉。p-型滞后反馈MOSFET M7关断，但n-型滞后反馈MOSFET M8导通，将节点222上拉至电压(VDD-VDSM8)，其中VDSM8为MOSFET M8的漏极-源极电压。当第一信号IN在304为高(1)时，PMOSFET M2和M3关断，并且NMOSFETM4、M5导通，将节点218和204朝向地下拉。n-型滞后反馈MOSFET M8关断，但p-型滞后反馈MOSFET M7导通，将节点220朝向地下拉到电压VDSM7，其中VDSM7为MOSFET M7的漏极-源极电压。当第一信号IN在302从0V朝着其高电平(在该实施例中为2.8V)增加时，它必须在第一缓冲级206改变状态，PMOSFET M2和M3关断，以及NMOSFET M4、M5导通，以及节点218和204在308朝向地下拉之前，在306达到电压(VDD-VDSM8+VTN)，其中VTN为NMOSFET M4的阈值电压。相反，当第一信号IN在304从其高电平(在该示例中为2.8V)朝着302处的0V下降时，它必须在第一缓冲级206再次改变状态，p-型MOSFET M2和M3导通，以及NMOSFETM4、M5关断，以及节点218和204在312朝着电源电压VDD上拉之前，在310达到电压(VDSM7-VTP)，其中VTP为PMOSFET M3的阈值电压。
在由于开关MOSFET M9、M12上的使能信号的确立(IPP_HSin为高，并且其互补IPP_HSinb为低)而使能第一和第二缓冲级206和208两者的情况下，用虚线显示信号V204的电压。当第一信号IN在302为低时，NMOSFET M4、M5和M11关断，并且PMOSFET M2、M3和M10导通，将节点218和204朝着电源电压VDD上拉。n-型滞后反馈MOSFET M8导通，将节点222上拉至电压(VDD-VDSM8)。当第一信号IN在304为高时，PMOSFET M2、M3和M10关断，并且n-NMOSFET M4、M5和M11导通，将节点218和204朝向地下拉。p-型滞后反馈MOSFET M7导通，将节点220朝向地下拉至电压VDSN7。当缓冲级206和208都使能时，第一信号IN通过仍生成滞后的第一级206和具有较快响应时间的第二缓冲级208控制两个电流传导路径。当第一信号IN在302从0V朝着其高电平(在该示例中为2.8V)增加时，第二缓冲级208不受对滞后反馈MOSFET M8的节点222的反馈的影响。在第一缓冲级206的MOSFET M4和M5开始导通前，一旦n-型MOSFET M11的栅极在314到达其阈值电压，M11就导通，并且在308开始将节点218和204朝向地下拉。n-型滞后反馈MOSFET M8的栅极电压降低，增加M8的漏极-源极电压VDSM8并降低在第一缓冲级206改变状态以及第二缓冲级208改变状态之前M4的栅极处的第一信号IN必须在316达到的(VDD-VDSM8+VTN)的电压。由于第二缓冲级208先改变状态，所以滞后量减少，且M4更易导通。相反，当第一信号IN从304处其高电平(在该示例中为2.8V)朝着302处的0V降低时，在第一缓冲级206的M2和M3开始导通之前，一旦PMOSFET M10的栅极在318达到其阈值电压，PMOSFET M10就导通。MOSFET M10开始将节点218和204朝着电源电压VDD上拉。p-型滞后反馈MOSFET M8的栅极电压升高，增加MOSFET M7的漏极-源极电压VDSM7，并并增加(VDSM7-VTN)的电压，在该电压以下，在320处，第一信号IN可以使第一缓冲级206以及第二缓冲级208改变状态。由于第二缓冲级208先改变状态，所以滞后量减少，并且MOSFET M3更易导通。
图4为对于第二缓冲级208使能(IPP_HSin＝1)和禁用(IPP_HSin＝0)这两种情况，作为第一信号IN的函数的信号V204的电压对于时间的图400。将看出与第二缓冲级208被禁用时相比，当第二缓冲级208使能时，缓冲器200对第一信号IN的变化的响应实质上更快。
尽管示例中描述了具体的导电类型或电势极性，但要理解导电类型和电势极性可以反转。
本文描述的每个信号可以设计为正或负逻辑。在负逻辑信号的情况下，信号为活跃低，逻辑真的状态对应于逻辑电平0。在正逻辑信号的情况下，信号为活跃高，逻辑真的状态对应于逻辑电平1。注意本文描述的任意信号可以设计为负或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实现为负逻辑信号，而描述为负逻辑信号的那些信号可以实现为正逻辑信号。
在前述说明书中，参考了本发明实施例的具体示例描述了本发明。然而，明显其中可以进行各种变更和改变，而不会背离所附权利要求中记载的本发明更广泛的精神和范围。

Claims (10)

1.一种用于作为来自外部源在第一节点处的第一信号的函数提供缓冲输出信号的缓冲器，所述缓冲器包括：
第一缓冲级和第二缓冲级，具有用于在第二节点处作为所述第一信号的函数确立第二信号的相应电流传导路径；以及
第一使能元件，用于响应于在所述第一缓冲级和所述第二缓冲级都同时使能的状态下第一使能信号的确立，选择性地使能所述第二缓冲级；
其中所述第一缓冲级具有来自所述第二节点的至少一个滞后反馈路径，用于响应于所述第二信号给所述第一信号提供滞后；以及
其中与所述第一缓冲级使能并且所述第二缓冲级禁用时相比，当所述第一缓冲级和所述第二缓冲级都使能时所述缓存器呈现较小的滞后。
2.根据权利要求1所述的缓冲器，其中所述第一节点连接到输入/输出I/O焊盘，以及所述缓冲器具有第二使能元件，用于响应于第二使能信号的确立选择性地使能所述第一缓冲级和所述第二缓冲级。
3.根据权利要求2所述的缓冲器，其中所述第一使能元件和所述第二使能元件包括由所述第一使能信号和所述第二使能信号控制并且与所述第一缓冲级和所述第二缓冲级的电流传导路径串联连接的开关，以及其中所述第一使能元件串联连接在所述第二缓冲级的电流传导路径和所述第二使能元件之间。
4.根据权利要求1所述的缓冲器，其中：
所述第一缓冲级和所述第二缓冲级分别包括第一逻辑反相器和第二逻辑反相器，和处于不同电压的电源轨，
反相器中的每一个具有串联连接在所述第二节点和相应的电源轨之间的电流传导路径中的第一互补桥臂和第二互补桥臂；
反相器中的每一个具有串联连接的第一和第二互补导电类型的晶体管对，以分别在第一桥臂和第二桥臂中传导电流，互补晶体管对由所述第一信号控制。
5.根据权利要求4所述的缓冲器，其中：
第一反相器具有至少两个互补晶体管对，被连接以串联传导所述第一反相器的桥臂中的电流，第一和第二导电类型的晶体管分别在所述第一桥臂和所述第二桥臂中在第一反馈节点和第二反馈节点处串联连接在一起，以及
所述滞后反馈路径包括第一偏置元件和第二偏置元件，用于作为所述第二信号的互补函数分别偏置所述第一反馈节点和所述第二反馈节点。
6.根据权利要求4所述的缓冲器，其中：
用于选择性地使能所述第二缓冲级的所述使能元件包括由所述第一使能信号控制并且在所述第二反相器的所述第一桥臂和所述第二桥臂中串联连接的互补开关，
所述第一节点连接到输入/输出I/O焊盘，以及
所述缓冲器还具有由进一步使能信号控制并且与所述第一缓冲级和所述第二缓冲级的电流传导路径两者串联连接的进一步互补开关，用于响应于所述进一步使能信号的确立而选择性地使能所述第一缓冲级和所述第二缓冲级。
7.根据权利要求1所述的缓冲器，其中当所述第二缓冲级和所述第一缓冲级都使能时，所述第一缓冲级的所述滞后反馈路径提供所述缓冲器的滞后。
8.根据权利要求1所述的缓冲器，进一步包括连接到所述第二节点的反相器，其提供作为所述第二信号的函数的所述缓冲输出信号。
9.一种用于作为来自外部源在第一节点处的第一信号的函数提供缓冲输出信号的缓冲器，所述缓冲器包括：
第一缓冲级和第二缓冲级，具有用于在第二节点处作为所述第一信号的函数确立第二信号的相应电流传导路径；以及
使能元件，用于响应于在所述第一缓冲级和所述第二缓冲级都同时使能的状态下使能信号的确立，选择性地使能所述第二缓冲级；
其中所述第一缓冲级具有来自所述第二节点的至少一个滞后反馈路径，用于响应于所述第二信号给所述第一信号提供滞后；以及
其中当使能时，所述第二缓冲级对所述第一信号的响应快于所述第一缓冲级的响应。
10.根据权利要求9所述的缓冲器，其中：
所述第一节点连接到输入/输出I/O焊盘，并且所述缓冲器具有第二使能元件，用于响应于第二使能信号的确立选择性地使能所述第一缓冲级和所述第二缓冲级；
所述第一缓冲级和所述第二缓冲级包括第一及第二互补导电类型的晶体管对；以及
每个导电类型的所述第二缓冲级的晶体管大于同一导电类型的所述第一缓冲级的晶体管。
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