KR100266011B1 - 히스테리시스입력버퍼 - Google Patents

히스테리시스입력버퍼 Download PDF

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Abstract

본 발명은 히스테리시스 특성을 갖는 입력버퍼에 관한 것으로, 소스에 전원 전압이 공급되고 게이트는 입력 신호에 의해 제어되는 제 1 피모스 트랜지스터와, 소스는 접지되고 게이트는 상기 입력 신호에 의해 제어되며 드레인이 상기 제 1 피모스 트랜지스터의 드레인과 연결되어 제 1 노드를 형성하는 제 1 엔모스 트랜지스터와, 소스에 상기 전원 전압이 공급되고 드레인은 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터와, 소스는 접지되고 드레인이 상기 제 1 노드에 연결되며, 상기 제 1 노드를 통하여 상기 입력 신호의 반전된 논리값의 제 1 출력 신호를 발생시키는 제 2 엔모스 트랜지스터로 이루어진 제 1 시모스 인버터와; 상기 제 1 시모스 인버터의 제 1 출력 신호를 반전시켜서 제 2 출력 신호를 발생시키는 제 2 시모스 인버터와; 상기 제 2 출력 신호를 입력으로 받아, 상기 제 2 출력 신호가 로우레벨에서 하이 레벨로 천이할때에는 지연 수단에 의하여 소정의 지연 시간을 갖는 출력 신호를 발생시키고, 상기 제 2 출력 신호가 하이 레벨에서 로우레벨로 천이할 때는 지연 시간을 갖지 않는 출력 신호를 발생시키는 피드백 제어 회로를 포함하고, 상기 출력 신호가 상기 제 2 피모스 트랜지스터의 게이트와 상기 제 2 엔모스 트랜지스터의 게이트에 피드백 되도록 이루어진다.
본 발명의 또 다른 구성은 소스에 전원 전압이 공급되고 게이트는 입력 신호에 의해 제어되는 제 1 피모스 트랜지스터와, 소스는 접지되고 게이트는 상기 입력 신호에 의해 제어되며 드레인이 상기 제 1 피모스 트랜지스터의 드레인과 연결되어 제 1 노드를 형성하는 제 1 엔모스 트랜지스터와, 소스에 상기 전원 전압이 공급되고 드레인은 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터와, 소스는 접지되고 드레인이 상기 제 1 노드에 연결되며, 상기 제 1 노드를 통하여 상기 입력 신호의 반전된 논리값의 제 1 출력 신호를 발생시키는 제 2 엔모스 트랜지스터로 이루어진 제 1 시모스 인버터와; 상기 제 1 시모스 인버터의 제 1 출력 신호를 반전시켜서 제 2 출력 신호를 발생시키는 제 2 시모스 인버터와; 상기 제 2 출력 신호를 입력으로 받아, 상기 제 2 출력 신호가 하이 레벨에서 로우레벨로 천이할때에는 지연 수단에 의한 소정의 지연 시간 동안 로우레벨의 구간을 갖고 상기 지연 시간이 경과한 다음에는 다시 하이 레벨의 구간을 갖는 출력 신호를 발생시키는 피드백 제어 회로를 포함하고, 상기 출력 신호가 상기 제 2 피모스 트랜지스터의 게이트에 피드백 되며, 상기 제 2 출력 신호가 상기 제 2 엔모스 트랜지스터의 게이트에 피드백 되도록 이루어진다. 이와 같은 본 발명은 히스테리시스 특성을 갖는 입력버퍼의 출력단에 피드백 제어 수단을 구비하여 출력 신호의 전달 특성을 제어함으로써, 입력 신호의 특성에 부합하는 충분한 내잡음 특성 또는 빠른 응답 속도를 제공하는 효과를 제공하는 것이다.

Description

히스테리시스 입력버퍼
본 발명은 히스테리시스 입력버퍼에 관한 것으로 특히, 입력 신호의 특성에 따라 충분한 잡음 여유도(Noise Margin)와 빠른 응답 속도를 선택적으로 제공하는 히스테리시스 입력버퍼에 관한 것이다.
반도체 집적회로에서 사용되는 입력버퍼는 칩 외부로부터 입력되는 신호의 전달 시간 또는 전압 레벨을 제어하는데 사용된다. 예를 들면, 칩 외부로부터 입력되는 티티엘(TTL) 레벨의 신호를 칩 내부에서 사용할 수 있도록 시모스(CMOS) 레벨로 변환하는 것이다.
이와 같은 입력버퍼의 일반적인 구성은 반전 수단인 인버터를 다단으로 연결하는 것인데, 특히 전원전압 단자와 접지 사이에 피모스 트랜지스터와 엔모스 트랜지스터를 직렬 연결한 시모스 인버터(CMOS Inverter)가 주로 사용된다. 즉, 시모스 인버터를 짝수 단으로 직렬 연결하여 신호를 전달하면 각각의 인버터의 구동 능력으로 결정되는 소정의 전압 레벨로 변환하는 것이 가능하다. 만약 홀수 단의 인버터를 연결하여 버퍼를 구성하는 경우에는 입력 신호가 반전되어 출력된다.
입력버퍼는 실제로 매우 다양하게 구성되지만, 가장 일반적인 것은 시모스 인버터가 2단으로 직렬 연결된 시모스 인버터형 입력버퍼이다. 또 이 시모스 인버터형 입력버퍼에 히스테리시스 특성이 부여된 히스테리시스 입력버퍼도 있다.
이와 같은 시모스 인버터형 입력버퍼 및 히스테리시스 입력버퍼를 각각 도 1과 도 2에 나타내었다. 도 1은 종래의 시모스 인버터형 버퍼를 나타낸 도면으로, (a)는 회로도이며 (b)는 입출력 특성 곡선이다.
도 1(a)에 나타낸 바와 같이, 입력단을 구성하는 시모스 인버터(INV1)와 출력단을 구성하는 또 다른 시모스 인버터(INV2)가 직렬 연결되어 이루어지며, 입력 신호(IN)와 출력 신호(OUT)는 동일한 논리값을 갖는다.
도 1(a)의 시모스 인버터(INV1)는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)가 직렬 연결되어 공통 드레인 단자에 출력 노드(N1)가 형성된다. 피모스 트랜지스터(Q1)의 소스에는 전원 전압(VDD)이 공급되며, 엔모스 트랜지스터(Q2)의 소스는 접지된다.
피모스 트랜지스터(Q1)가 하이 레벨에서 로우레벨로 천이하는 입력 신호(IN)에 의해 턴 온되어 전원 전압 단자와 출력 노드(N1) 사이에 전류 경로가 형성되면, 전원 전압(VDD)에 의해 공급되는 전류로 인하여 출력 노드(N1)의 전압은 상승한다. 반대로 엔모스 트랜지스터(Q2)가 로우레벨에서 하이 레벨로 천이하는 입력 신호(IN)에 의해 턴 온되어 출력 노드(N1)와 접지 단자 사이에 전류 경로가 형성되면 접지 단자쪽으로 전류의 흐름이 발생하여 출력 노드(N1)의 전압은 하강한다. 따라서 입력 신호(IN)와 출력 신호(OUT)의 논리값은 서로 반대이다.
이와 같은 시모스 인버터의 입력 신호의 논리값을 결정하기 위한 패러미터로는 하이 레벨 입력 전압(VIH)과 로우레벨 입력 전압(VIL)이 있다. 하이 레벨 입력 전압(VIH)은 시모스 인버터가 하이 레벨의 입력 신호로 인식하는 전압 범위의 최소값으로 정의되며, 로우레벨 입력 전압(VIL)은 시모스 인버터가 로우레벨로 인식하는 전압 범위의 최대값으로 정의된다.
도 1(b)의 입출력 특성 곡선에서 하이 레벨 입력 전압(VIH)과 로우레벨 입력 전압(VIL)은 단위 이득(Unity Gain)이 1인 두 점에서의 입력 전압(VIN)의 값이다.
이와 같은 패러미터에 따른 종래의 시모스 인버터(INV1)의 동작을 좀더 상세히 살펴보면 다음과 같다. 즉, 입력 전압(VIN)이 로우레벨 입력 전압(VIL)과 접지 전압(VSS) 사이의 레벨이라면 출력 노드(N1)의 신호가 하이 레벨로 되어 다음 단 시모스 인버터(INV2)에 입력된다. 또 입력 전압(VIN)이 하이 레벨 입력 전압(VIH)과 전원 전압(VDD) 사이의 레벨이라면 출력 노드(N1)의 신호는 로우레벨로 되어 다음 단 시모스 인버터(INV2)에 입력된다. 이때 출력단의 시모스 인버터(INV2)의 출력 신호(OUT)의 특성 곡선은 도 1(b)에 나타낸 파형도의 역상과 같이 된다.
따라서 두 개의 시모스 인버터(INV1)(INV2)에 로우레벨 입력 전압(VIL)과 하이 레벨 입력 전압(VIH)의 값을 적절히 설정함으로써, 시모스 인버터(INV1)의 출력 전압 범위를 시모스 인버터(INV2)가 허용하는 입력 전압 범위로 변환시킬 수 있는 것이다.
그러나 이와 같은 시모스 인버터에 잡음이 혼입되어 입력 전압(VIN)의 레벨이 불안정해지면, 출력 노드(N1)의 전압(VN1) 역시 불안정해지기 때문에 출력단의 시모스 인버터(INV2)에서 출력되는 신호(OUT)를 신뢰할 수 없다. 예를 들면, 로우 레벨 입력 전압(VIL)보다 조금 낮은 전압의 입력 신호(IN)가 시모스 인버터(INV1)에 입력될 때, 입력 전압(VIN)에 잡음 혼입되어 비록 일시적일지라도 로우 레벨 입력 전압(VIL)보다 높아지면, 출력 노드(N1)에는 하이 레벨이 아닌 로우 레벨의 목적하지 않은 레벨의 출력 신호가 발생할 수도 있는 것이다. 따라서 위에 설명한 바와같은 시모스 인버터형 입력버퍼는 매우 높은 안정성이 요구되는 집적 회로의 입력버퍼로 사용하기 위해서는 안정성의 문제를 해결해야만 한다.
이와 같은 시모스 인버터의 노이즈 문제를 해결하기 위하여 히스테리시스 특성을 갖는 입력버퍼가 사용된다. 도 2는 종래의 히스테리시스 입력버퍼를 나타낸 것으로, (a)는 회로도이며 (b)는 입출력 신호의 히스테리시스 곡선이다.
도 2(a)에 나타낸 바와 같이 입력단의 시모스 인버터(INV3)는, 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)가 직렬 연결되어, 피모스 트랜지스터(Q3)의 소스에는 전원 전압(VDD)이 공급되고, 엔모스 트랜지스터(Q4)의 소스는 접지된다. 이와 동일한 구성(직렬 연결)의 또 다른 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)가 전원 전압(VDD) 단자와 접지 사이에 위에 언급한 피모스 트랜지스터(Q3) 및 엔모스 트랜지스터(Q4)와 병렬로 연결된다. 각각의 트랜지스터의 드레인이 하나의 노드로 연결되어 출력 노드(N2)를 형성한다.
피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)의 각각의 게이트는 입력 신호(IN)에 의해 제어되며, 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)의 각각의 게이트는 시모스 인버터(INV4)의 출력 신호(OUT)에 의해 제어된다. 즉 출력단의 시모스 인버터(INV4)의 출력 신호(OUT)가 피드백되어 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)를 제어함으로써 히스테리시스 특성을 구현하도록 되어있는 것이다.
도 2(b)의 특성 곡선(1)은 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)만의 턴 온 동작에 의한 특성 곡선이다. 특성 곡선(2)은 입력 전압(VIN)이 하이 레벨에서 로우레벨로 천이할 때의 특성 곡선이며, 특성 곡선(3)은 입력 전압(VIN)이 로우레벨에서 하이 레벨로 천이할 때의 특성 곡선이다.
입력 전압(VIN)이 로우레벨(VIN≤VIL)이면 엔모스 트랜지스터(Q4)는 턴 오프되고 피모스 트랜지스터(Q3)는 턴 온되어 전원 전압(VDD) 단자로부터 노드(N2) 사이에 전류 경로가 형성된다. 노드(N2)의 전위는 전원 전압(VDD) 단자로부터 공급되는 전류에 의해 하이 레벨로 되며, 출력단의 시모스 인버터(INV4)는 노드(N2)의 하이 레벨 신호를 로우레벨로 반전 출력한다. 이 로우레벨의 출력 신호(OUT)는 인버터(INV3)로 피드백되어 피모스 트랜지스터(Q5)를 턴 온시킨다. 따라서 두 개의 피모스 트랜지스터(Q3)(Q5)가 전원 전압(VDD) 단자와 출력 노드(N2) 사이에 전류 경로를 형성한다.
이 상태에서 입력 전압(VIN)이 하이 레벨로 천이하여 하이 레벨 입력 전압(VIH)보다 높아지면, 피모스 트랜지스터(Q3)는 턴 오프되고 엔모스 트랜지스터(Q4)가 턴 온된다. 따라서 입력 신호(IN)에 의해 턴 온된 엔모스 트랜지스터(Q4)와 이전의 출력 신호(OUT)에 의해 이미 턴 온 되어 있는 피모스 트랜지스터(Q5)가 전원 전압(VDD) 단자와 접지(VSS) 사이에 전류 경로를 형성한다.
이때 출력 노드(N2)에 공급되는 전류의 양은 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q4)의 전류 구동 능력은 각각의 채널의 W/L 비(W/L ratio)에 따라 결정된다. 만약 엔모스 트랜지스터(Q4)와 피모스 트랜지스터(Q5)가 동일한 W/L 비를 갖는다면 피모스 트랜지스터(Q5)를 통하여 출력 노드(N2)에 공급되는 전류의 양과 엔모스 트랜지스터(Q4)를 통하여 접지로 빠져나가는 전류의 양이 같기 때문에 노드 전압(VN2)은 VDD/2로 된다.
그러나 풀 다운 트랜지스터(즉 엔모스 트랜지스터 Q4, Q6)의 전류 구동 능력을 풀 업 트랜지스터(즉, 피모스 트랜지스터 Q3, Q5)보다 크게 해주면 출력 노드(N2)의 전위를 풀다운시킬 수 있다. 만약 입력 전압(VIN)을 도 2(b)의 특성 곡선(3)의 하이 레벨 입력 전압(VIH1)보다 높게 하면 출력 전압(VN2)을 출력단 시모스 인버터(INV4)의 로직 임계 전압(Logic Threshold Voltage)보다 낮출수 있다. 따라서 출력 신호(OUT)가 하이 레벨로 되어 엔모스 트랜지스터(Q6)를 턴 온시키게 되어 풀 다운 트랜지스터의 전류 구동 능력을 증가시키는 것이다.
이 상태에서 입력 전압(VIN)이 다시 로우레벨로 천이하여 로우레벨 입력 전압(VIL)보다 낮아지면 피모스 트랜지스터(Q3)가 턴 온되고, 엔모스 트랜지스터(Q4)는 턴 오프된다. 이때 엔모스 트랜지스터(Q6)는 이미 턴 온되어 있기 때문에, 엔모스 트랜지스터(Q6)의 드레인 전류와 피모스 트랜지스터(Q3)의 드레인 전류가 같다. 따라서 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q6)는 전원 전압(VDD) 단자와 접지에 이르는 전류 경로를 형성하여 출력 전압(VN2)이 VDD/2로 유지된다.
이때 입력 전압(VIN)이 계속 하강하여 로우레벨 입력 전압(VIL1)보다 낮아지면, 피모스 트랜지스터(Q3)를 통하여 출력 노드(N2)에 공급되는 전류의 양이 엔모스 트랜지스터(Q6)를 통하여 접지 단자로 빠져나가는 전류의 양보다 많아져서 출력 전압(VN2)을 상승시킨다.
출력 전압(VN2)이 계속 상승하여 시모스 인버터(INV4)의 논리 임계 전압 이상이 되면 출력 신호(OUT)가 로우레벨로 되어 피모스 트랜지스터(Q5)는 턴 온되고 엔모스 트랜지스터(Q6)는 턴 오프된다. 따라서 턴 온된 두 개의 피모스 트랜지스터(Q3)(Q5)를 통하여 전원 전압(VDD) 단자로부터 공급되는 전류의 양이 크게 증가하여 출력 전압(VN2)이 상승한다.
위의 설명에서 알수 있듯이, 입력 전압(VIN)이 하이 레벨로 천이하는 경우에는 입출력 특성 곡선이 로우레벨 입력 전압(VIL2)과 하이 레벨 입력 전압(VIH2)의 패러미터를 갖게되고, 반대로 입력 전압(VIN)이 하이 레벨에서 로우레벨로 천이하는 경우에는 입출력 특성 곡선이 로우레벨 입력 전압(VIL1)과 하이 레벨 입력 전압(VIH1)의 패러미터를 갖게 되어, 출력 신호가 히스테리시스 특성을 갖게된다.
이와 같은 히스테리시스 특성은 입력 전압의 천이 방향에 따라 로우레벨 입력 전압의 범위와 하이 레벨 입력 전압의 범위를 가변시키기 때문에 잡음에 대한 내성이 큰 장점이 있으나, 히스테리시스 특성을 구현하기 위해서는 입력 전압(VIN)의 스윙 폭이 매우 커진다. 따라서 입출력 신호의 전달 시간을 크게 증가시키기 때문에 상술한 종래의 히스테리시스 특성을 갖는 시모스 인버터를 사용하여 입력버퍼를 구성하게 되면 고속입출력 동작은 기대할 수 없다. 이 때문에 매우 높은 안정성과 고속 동작이 요구되는 반도체 집적 회로에서 히스테리시스 입력버퍼를 사용하기 위해서는 우수한 내잡음 특성과 고속 동작의 요건을 충족시킬 필요가 있다.
따라서 본 발명은 히스테리시스 입력버퍼의 출력단에 히스테리시스 제어 수단을 구비하여 출력 신호의 피드백 경로를 제어함으로써, 입력 신호의 특성에 부합하는 양호한 내잡음 특성 또는 고속 동작을 선택적으로 제공할 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 시모스 인버터형 입력버퍼를 나타낸 것으로, (a)는 회로도이며 (b)는 입출력 특성 곡선.
도 2는 종래의 히스테리시스 입력버퍼를 나타낸 것으로, (a)는 회로도이며 (b)는 입출력 특성 곡선.
도 3은 본 발명에 따른 히스테리시스 입력버퍼를 나타낸 회로도.
도 4(a)는 도 3에 나타낸 히스테리시스 입력버퍼의 히스테리시스 제어 회로를 나타낸 것으로, (a)는 회로도이며 (b)는 입출력 특성을 나타낸 타이밍 다이어그램.
도 5는 본 발명에 따른 또 다른 히스테리시스 입력버퍼를 나타낸 회로도.
도 6은 도 5에 나타낸 히스테리시스 입력버퍼의 히스테리시스 제어 회로를 나타낸 것으로, (a)는 회로도이며 (b)는 입출력 특성을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
Q1∼Q14 : 피모스 또는 엔모스 트랜지스터 INV1∼INV8, D2 : 인버터
10, 11 : 히스테리시스 제어 회로 D1 : 버퍼
AND : 앤드 게이트 OR : 오어 게이트
VIL∼VIL2: 로우레벨 입력 전압 VIH∼VIH2: 하이 레벨 입력 전압
이와 같은 목적의 본 발명은 소스에 전원 전압이 공급되고 게이트는 입력 신호에 의해 제어되는 제 1 피모스 트랜지스터와, 소스는 접지되고 게이트는 상기 입력 신호에 의해 제어되며 드레인이 상기 제 1 피모스 트랜지스터의 드레인과 연결되어 제 1 노드를 형성하는 제 1 엔모스 트랜지스터와, 소스에 상기 전원 전압이 공급되고 드레인은 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터와, 소스는 접지되고 드레인이 상기 제 1 노드에 연결되며, 상기 제 1 노드를 통하여 상기 입력 신호의 반전된 논리값의 제 1 출력 신호를 발생시키는 제 2 엔모스 트랜지스터로 이루어진 제 1 시모스 인버터와; 상기 제 1 시모스 인버터의 제 1 출력 신호를 반전시켜서 제 2 출력 신호를 발생시키는 제 2 시모스 인버터와; 상기 제 2 출력 신호를 입력으로 받아, 상기 제 2 출력 신호가 로우레벨에서 하이 레벨로 천이할 때에는 지연 수단에 의하여 소정의 지연 시간을 갖는 출력 신호를 발생시키고, 상기 제 2 출력 신호가 하이 레벨에서 로우레벨로 천이할 때는 지연 시간을 갖지 않는 출력 신호를 발생시키는 히스테리시스 제어 회로를 포함하고, 상기 출력 신호가 상기 제 2 피모스 트랜지스터의 게이트와 상기 제 2 엔모스 트랜지스터의 게이트에 피드백 되도록 이루어진다.
본 발명의 또 다른 구성은 소스에 전원 전압이 공급되고 게이트는 입력 신호에 의해 제어되는 제 1 피모스 트랜지스터와, 소스는 접지되고 게이트는 상기 입력 신호에 의해 제어되며 드레인이 상기 제 1 피모스 트랜지스터의 드레인과 연결되어 제 1 노드를 형성하는 제 1 엔모스 트랜지스터와, 소스에 상기 전원 전압이 공급되고 드레인은 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터와, 소스는 접지되고 드레인이 상기 제 1 노드에 연결되며, 상기 제 1 노드를 통하여 상기 입력 신호의 반전된 논리값의 제 1 출력 신호를 발생시키는 제 2 엔모스 트랜지스터로 이루어진 제 1 시모스 인버터와; 상기 제 1 시모스 인버터의 제 1 출력 신호를 반전시켜서 제 2 출력 신호를 발생시키는 제 2 시모스 인버터와; 상기 제 2 출력 신호를 입력으로 받아, 상기 제 2 출력 신호가 하이 레벨에서 로우레벨로 천이할 때에는 지연 수단에 의한 소정의 지연 시간 동안 로우레벨의 구간을 갖고 상기 지연 시간이 경과한 다음에는 다시 하이 레벨의 구간을 갖는 출력 신호를 발생시키는 히스테리시스 제어 회로를 포함하고, 상기 출력 신호가 상기 제 2 피모스 트랜지스터의 게이트에 피드백되며, 상기 제 2 출력 신호가 상기 제 2 엔모스 트랜지스터의 게이트에 피드백 되도록 이루어진다.
이와 같이 이루어진 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 히스테리시스 입력버퍼의 일실시예를 나타낸 도면이다.
입력단의 시모스 인버터(INV5)는, 피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q8)가 직렬 연결되어, 피모스 트랜지스터(Q7)의 소스에는 전원 전압(VDD)이 공급되고, 엔모스 트랜지스터(Q8)의 소스는 접지된다. 이와 동일한 구성(직렬 연결)의 또 다른 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q10)가 전원 전압(VDD) 단자와 접지 사이에 피모스 트랜지스터(Q7) 및 엔모스 트랜지스터(Q8)와 병렬로 연결된다. 각각의 트랜지스터의 드레인이 하나의 노드로 연결되어 출력 노드(N3)를 형성한다.
피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q8)의 각각의 게이트는 입력 신호(IN)에 의해 제어되며, 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q10)의 각각의 게이트는 히스테리시스 제어회로(10)의 출력 신호(OUT)에 의해 제어된다. 시모스 인버터(INV6)의 출력 신호(INT)는 노드(N3)의 신호가 반전된 것으로 히스테리시스 제어 회로(10)에 입력되며, 히스테리시스 제어 회로(10)의 출력 신호(OUT)는 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q10)의 각각의 게이트에 피드백되어 히스테리시스 특성을 구현한다.
히스테리시스 제어 회로(10)는 입력 신호의 특성에 맞도록 다양하게 구성할 수 있는데, 도 4에 그 실시예를 나타내었다. 도 4(a)는 도 3의 히스테리시스 제어 회로(10)의 회로도이며, 도 4(b)는 입출력 특성을 나타낸 타이밍 다이어그램이다.
도 4(a)에 나타낸 바와 같이, 히스테리시스 제어 회로(10)에 입력되는 시모스 인버터(INV6)의 출력 신호(INT)는 두 개의 서로 다른 경로를 통하여 앤드 게이트(AND)에 입력된다. 즉, 소정의 시간 지연(τD1)을 발생시키는 지연 수단인 버퍼(D1)를 경유하여 앤드 게이트(AND)에 입력되는 경로와, 직접 앤드 게이트(AND)에 입력되는 경로가 그것이다. 각각의 경로를 통하여 입력되는 두 신호는 직접 전달되는 입력 신호(INT1')와 버퍼(D1)를 경유하여 전달되는 또 다른 입력 신호(INT1")로 구분할 수 있다.
도 4(b)에서 파형(1)은 앤드 게이트(AND)에 직접 전달되는 입력 신호(INT1')이며, 파형(2)은 버퍼(D1)를 경유하여 전달되는 입력 신호(INT1")이다.
도 4(b)에 나타낸 바와 같이 입력 신호(INT)가 로우레벨로 천이하는 경우에는 직접 전달 경로를 통하여 전달되는 입력 신호(INT1')에 의하여 출력 신호(OUT)가 곧바로 로우레벨로 된다.
그러나 입력 신호(INT)가 하이 레벨로 천이하는 경우에는 직접 경로를 통한 입력 신호(INT1')가 곧바로 앤드 게이트(AND)에 입력되지만, 버퍼(D1)를 경유하는 입력 신호(INT1")는 버퍼(D1)의 지연 시간(τD1) 동안은 로우레벨을 유지하므로 앤드 게이트(AND)의 출력 신호(OUT) 역시 버퍼(D1)의 지연 시간(τD1) 동안 로우레벨을 유지한다. 이 상태에서 버퍼(D1)의 지연 시간(τD1)이 모두 경과하면 버퍼(D1)를 경유한 하이 레벨의 입력 신호(INT")가 앤드 게이트(AND)에 입력되어 출력 신호(OUT)가 하이 레벨 된다.
즉, 입력 신호(INT)가 로우레벨로 천이하는 경우에는 시간 지연이 거의 발생하지 않고 곧바로 로우레벨의 출력 신호(OUT)가 발생하지만, 반대로 입력 신호(INT)가 하이 레벨로 천이하는 경우에는 지연 시간(τD1)만큼 경과한 후에 하이 레벨의 출력 신호(OUT)가 발생한다.
이와 같은 히스테리시스 제어 회로(10)를 구비한 본 발명의 히스테리시스 입력버퍼는 다음과 같이 동작한다.
먼저 입력 전압(VIN)이 로우레벨(VIN≤ VIL)일때, 피모스 트랜지스터(Q7)가 턴 온되어 있어 전원 전압(VDD) 단자와 출력 노드(N3) 사이에 전류 경로를 형성하고, 엔모스 트랜지스터(Q8)는 턴 오프되어 있다. 따라서 출력 노드(N3)에는 턴 온된 피모스 트랜지스터(Q7)를 통하여 전류의 공급이 이루어져서 출력 전압(VN1)은 하이 레벨인 상태이다.
이 하이 레벨의 출력 전압(VN3)은 출력단의 시모스 인버터(INV6)에 의해 로우레벨로 반전되어 히스테리시스 제어 회로(10)에 입력 신호(INT)로서 입력된다. 로우레벨의 신호(INT)가 입력된 히스테리시스 제어 회로(10)에서는 이미 언급한 동작 특성에 따라 시간 지연 없이 곧바로 로우레벨의 출력 신호(OUT)를 발생시켜서 피모스 트랜지스터(Q9)를 턴 온시킨다. 따라서 두 개의 피모스 트랜지스터(Q7)(Q9)가 모두 턴 온됨으로써 출력 노드(N3)를 풀 업시킨다.
이와 같은 상태에서 입력 전압(VIN)이 하이 레벨로 천이하여 하이 레벨 입력 전압(VIH)보다 높아지면, 피모스 트랜지스터(Q7)는 턴 오프되고 엔모스 트랜지스터(Q8)가 턴 온된다. 따라서 출력 노드(N3)에는 입력 신호(IN)에 의해 턴 온된 엔모스 트랜지스터(Q8)와 출력 신호(OUT)에 의해 턴 온된 피모스 트랜지스터(Q9)를 통하여 전원 전압(VDD) 단자와 접지(VSS) 단자 사이에 전류 경로가 형성된다.
이때 출력 노드(N3)에 공급되는 전류의 양은 피모스 트랜지스터(Q9)의 W/L 비와 엔모스 트랜지스터(Q8)의 W/L 비에 따라 결정된다. 만약 엔모스 트랜지스터(Q8)와 피모스 트랜지스터(Q9)가 동일한 전류 구동 능력이 같다면 피모스 트랜지스터(Q9)를 통하여 출력 노드(N3)에 인가되는 전류의 양과 엔모스 트랜지스터(Q8)를 통하여 접지로 빠져나가는 전류의 양이 동일해지므로 출력 노드(N3)의 전위는 VDD/2로 유지된다.
그러나 풀 다운 트랜지스터(즉, 엔모스 트랜지스터 Q8, Q10)의 전류 구동 능력을 풀 업 트랜지스터(즉, 피모스 트랜지스터 Q7, Q9)의 전류 구동 능력보다 크게 만들면 출력 노드(N3)를 풀 다운시킬 수 있다.
따라서 입력 전압(VIN)이 도 2(b)의 특성 곡선(3)에 나타낸 하이 레벨 입력 전압(VIH2) 이상 높아지면 출력 전압(VN3)이 출력단 시모스 인버터(INV6)의 로직 임계 전압(Logic Threshold Voltage)보다 낮아져서 출력 신호(INT)가 하이 레벨로 된다.
히스테리시스 제어 회로(10)에서는 입력 신호(즉, 시모스 인버터 INV6의 출력 신호 INT)가 하이 레벨로 되더라도 소정의 지연 시간(τD1) 이후에 출력 신호(OUT)가 하이 레벨로 되어 피모스 트랜지스터(Q9)를 턴 오프시키고 엔모스 트랜지스터(Q10)를 턴 온시킨다. 따라서 입력 신호(IN)가 로우레벨에서 하이 레벨로 천이한 시점에서 지연 시간(τD1) 이후에 발생하는 입력 신호(IN)는 도 2(b)에 나타낸 특성 곡선(3)의 로우레벨 입력 전압(VIL2)과 하이 레벨 입력 전압(VIH2)의 조건을 만족해야만 출력 노드(N3)의 논리값을 변화시킬 수 있다.
이와 같은 상태에서 하이 레벨의 입력 전압(VIN)이 다시 로우레벨로 천이하여 로우레벨 입력 전압(VIL)보다 낮아지면, 피모스 트랜지스터(Q7)가 턴 온되고, 엔모스 트랜지스터(Q8)는 턴 오프된다. 이때 엔모스 트랜지스터(Q10)는 이미 턴 온되어 있기 때문에, 피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q10)는 전원 전압(VDD) 단자와 접지 사이에 전류 경로를 형성하여 출력 노드(N3)의 전위를 완전한 시모스 레벨(CMOS level)로 변화시키지 못한다.
이때 입력 전압(VIN)이 로우레벨 입력 전압(VIL1)보다 낮아지면, 피모스 트랜지스터(Q7)의 전류 구동 능력이 향상되기 때문에 피모스 트랜지스터(Q7)를 통하여 공급되는 전류의 양이 엔모스 트랜지스터(Q10)를 통하여 접지로 유출되는 전류의 양보다 커져서 출력 전압(VN3)을 상승시킨다. 출력 전압(VN3)이 계속 상승하여 시모스 인버터(INV6)의 논리 임계 전압보다 높아지면 로우레벨의 출력 신호(INT)를 발생시킨다.
이 출력 신호(INT)가 입력된 히스테리시스 제어 회로(10)는 시간 지연(τD1)없이 곧바로 로우레벨의 출력 신호(OUT)를 발생시켜서 피모스 트랜지스터(Q9)를 턴 온시키고, 엔모스 트랜지스터(Q10)를 턴 오프시킨다. 따라서 하이 레벨에서 로우레벨로 천이하는 입력 신호(IN)는 히스테리시스 제어 회로(10)의 시간 지연(τD1)에 관계없이 도 2(b)에 나타낸 특성 곡선(2)의 로우레벨 입력 전압(VIL1)과 하이 레벨 입력 전압(VIH1)의 조건을 만족해야만 출력 노드(N3)의 논리값을 변화시킬 수 있는 것이다.
상술한 본 발명의 실시예의 작용은 다음과 같다. 입력 전압(VIN)이 로우레벨에서 하이 레벨(VIN≥ VIH2)로 천이하는 경우에 지연 수단(D1)에 의한 지연 시간(τD1) 동안은 출력 신호(OUT)가 로우레벨의 상태를 유지한다. 이 시간 동안에는 입력 전압(VIN)이 충분한 시간동안 하이 레벨 입력 전압(VIH2) 범위를 필요로 하기 때문에 입력 신호(IN)에 잡음이 혼입되어 입력 전압(VIN)의 레벨이 다소 변화하더라도 안정된 하이 레벨의 출력 신호(OUT)를 발생시킬 수 있는 것이다.
도 5는 본 발명의 히스테리시스 입력버퍼의 또 다른 실시예를 나타낸 회로도이다.
입력단의 시모스 인버터(INV7)는, 피모스 트랜지스터(Q11)와 엔모스 트랜지스터(Q12)가 직렬 연결되어, 피모스 트랜지스터(Q11)의 소스에는 전원 전압(VDD)이 공급되고, 엔모스 트랜지스터(Q12)의 소스는 접지된다. 이와 동일한 구성(직렬 연결)의 또 다른 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14)가 전원 전압(VDD) 단자와 접지 사이에 피모스 트랜지스터(Q11) 및 엔모스 트랜지스터(Q12)와 병렬로 연결된다. 각각의 트랜지스터의 드레인이 하나의 노드로 연결되어 출력 노드(N4)를 형성한다.
피모스 트랜지스터(Q11)와 엔모스 트랜지스터(Q12)의 각각의 게이트는 입력 신호(IN)에 의해 제어되며, 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14)의 각각의 게이트는 히스테리시스 제어회로(11)의 출력 신호(OUT)에 의해 제어된다. 시모스 인버터(INV8)의 출력 신호(INT)는 노드(N4)의 신호가 반전된 것으로 히스테리시스 제어 회로(11)와 엔모스 트랜지스터(Q14)의 게이트에 입력되며, 히스테리시스 제어 회로(11)의 출력 신호(OUT)는 피모스 트랜지스터(Q13)의 게이트에 피드백되어 히스테리시스 특성을 구현한다.
도 6(a)는 본 발명의 또 다른 실시예에 따른 히스테리시스 제어 회로(11)의 회로도이며, 도 6(b)는 입출력 특성을 나타낸 타이밍 다이어그램이다.
히스테리시스 제어 회로(11)의 입력 신호(INT)는 두 개의 서로 다른 경로를 통하여 오어 게이트(OR)에 입력되도록 구성된다. 즉, 소정의 시간 지연(τD2)을 발생시키는 인버터(D2)를 경유하여 오어 게이트(OR)에 입력되는 경로와, 인버터(D2)를 경유하지 않고 직접 오어 게이트(OR)에 입력되는 직접 경로가 그것인데, 각각의 경로를 통하여 전달되는 신호는 직접 경로를 통하여 전달되는 입력 신호(INT2')와 인버터(D2)를 경유하여 전달되는 입력 신호(INT2")로 구분할 수 있다.
도 6(b)의 파형(1)은 직접 경로로 전달되는 입력 신호(INT2')이고, 파형(2)은 인버터(D2)를 경유하여 전달되는 입력 신호(INT2")이며, 파형(3)은 오어 게이트(OR)의 출력 신호(OUT)의 파형이다.
입력 신호(INT)가 로우레벨인 경우에는 인버터(D2)의 출력 신호(INT2")가 하이 레벨이므로 오어 게이트(OR)의 출력 신호(OUT) 역시 하이 레벨이다.
이 상태에서 입력 신호(INT)가 하이 레벨로 천이하면, 인버터(D2)의 출력 신호(INT2")는 인버터(D2)가 갖는 지연 시간(τD2) 만큼 경과한 후에 로우레벨로 된다. 그러나 직접 경로를 통하여 전달되는 입력 신호(INT2')가 하이 레벨이기 때문에 오어 게이트(OR)의 출력 신호(OUT)는 계속 하이 레벨을 유지한다.
입력 신호(INT)가 다시 로우레벨로 천이하면 직접 경로를 통하여 로우레벨의 입력 신호(INT2')가 오어 게이트(OR)에 입력된다. 그러나 인버터(D2)를 통하여 하이 레벨로 반전되어 전달되는 입력 신호(INT2")는 인버터(D2)의 지연 시간(τD2)만큼 경과한 후에 오어 게이트(OR)에 입력된다. 따라서 입력 신호(INT)가 로우레벨로 천이한 시점부터 인버터(D2)의 지연 시간(τD2) 동안에는 오어 게이트(OR)의 입력 신호(INT2')(INT2")가 모두 로우레벨이어서 그 출력 신호(OUT) 역시 로우레벨이다. 인버터(D2)의 지연 시간(τD2)이 경과하면 인버터(D2)의 하이 레벨 출력 신호(INT2")가 오어 게이트(OR)에 입력되어 출력 신호(OUT)는 하이 레벨로 된다.
즉, 히스테리시스 제어 회로(11)의 출력 신호(OUT)는 입력 신호(INT)가 하이 레벨에서 로우레벨로 천이하는 시점부터 인버터(D2)의 지연 시간(τD2)만큼의 구간에서만 로우레벨로 되며, 그 밖의 구간에서는 입력 신호(INT)의 논리값에 관계없이 하이 레벨을 유지하는 것이다.
도 5의 본 발명에 따른 히스테리시스 입력버퍼의 동작을 살펴보면 다음과 같다. 먼저 입력 전압(VIN)이 로우레벨(VIN≤ VIL)일 때, 피모스 트랜지스터(Q11)가 턴 온되고, 엔모스 트랜지스터(Q12)는 턴 오프되어 출력 노드(N4)에는 턴 온된 피모스 트랜지스터(Q11)가 전류 경로를 형성하고, 이 경로를 통하여 전원 전압(VDD)에 의한 전류의 공급이 이루어져서 하이 레벨의 논리값을 갖는다.
이와 같은 출력 노드(N4)의 하이 레벨 신호는 시모스 인버터(INV8)에 의해 로우레벨로 반전되어 엔모스 트랜지스터(Q14)를 턴 오프시킨다. 또 시모스 인버터(INV8)의 로우레벨 출력 신호(INT)는 히스테리시스 제어 회로(11)에서 하이 레벨의 출력 신호(OUT)로 변환 출력되어 피모스 트랜지스터(Q13)를 턴 오프시킨다.
즉, 히스테리시스 특성을 구현하기 위하여 구비된 피모스 트랜지스터(Q13)와 엔모스 트랜지스터(Q14)가 모두 턴 오프되어, 이후에 발생하는 입력 전압(VIN)은 도 2(b)의 특성 곡선(1)이 갖는 로우레벨 입력 신호(VIL)와 하이 레벨 입력 신호(VIH)의 조건을 만족하면 출력 노드(N4)의 논리값을 변화시킬 수 있다.
이 상태에서 입력 전압(VIN)이 하이 레벨로 천이하여 하이 레벨 입력 전압(VIH) 이상이 되면, 피모스 트랜지스터(Q11)가 턴 오프되고 엔모스 트랜지스터(Q12)는 턴 온되어 출력 노드(N4)와 접지 사이에 전류 경로를 형성한다. 따라서 출력 전압(VN4)은 로우레벨로 되어 시모스 인버터(INV8)에서는 하이 레벨의 출력 신호(INT)가 발생한다. 이 출력 신호(INT)는 엔모스 트랜지스터(Q14)를 턴 온시키고, 또 히스테리시스 제어 회로(11)에도 입력된다.
입력 신호(INT)가 로우레벨에서 하이 레벨로 천이하는 경우에는 히스테리시스 제어 회로(11)에서 계속 하이 레벨의 출력 신호(OUT)를 발생시키므로 피모스 트랜지스터(Q13)는 턴 오프된다. 이때 입력단의 시모스 인버터(INV7)를 구성하는 두 개의 엔모스 트랜지스터(Q12)(Q14)가 모두 턴 온되었기 때문에, 이후에 발생하는 입력 신호(IN)는 도 2(b)의 특성 곡선(3)의 로우레벨 입력 전압(VIL2)과 하이 레벨 입력 전압(VIH2)의 조건을 만족해야만 출력 노드(N4)의 논리값을 변화시킬 수 있다.
이와 같은 상태에서 입력 전압(VIN)이 다시 로우레벨로 천이하여 로우레벨 입력 전압(VIL)보다 낮아지면 피모스 트랜지스터(Q11)가 턴 온되고, 엔모스 트랜지스터(Q12)는 턴 오프된다. 입력 신호(IN)가 로우레벨 입력 전압(VIL1)보다 낮아져서 노드(N4)의 전위가 출력단의 시모스 인버터(INV8)의 로직 임계 전압보다 높아지면 시모스 인버터(INV8)에서는 로우레벨의 출력 신호(INT)가 발생하여 히스테리시스 제어 회로(11)에 입력되며, 또한 엔모스 트랜지스터(Q14)를 턴 오프시킨다.
히스테리시스 제어 회로(11)에 입력되는 시모스 인버터(INV8)의 출력 신호(INT)가 하이 레벨에서 로우레벨로 천이함에 따라, 히스테리시스 제어 회로(11)에서는 입력 신호(INT)가 로우레벨로 됨과 동시에 지연 시간(τD2) 만큼의 로우레벨 구간을 갖는 출력 신호(OUT)를 발생시킨 다음, 다시 하이 레벨로 복원되는 형태의 출력 신호(OUT)를 발생시킨다.
즉, 입력 전압(VIN)이 로우레벨에서 하이 레벨로 천이할 때는 도 2(b)의 특성 곡선(1)의 로우레벨 입력 전압(VIL)과 하이 레벨 입력 전압(VIH)의 조건을 만족해야 하기 때문에 일반적인 시모스 인버터의 장점인 빠른 응답 속도를 제공한다. 반대로 입력 전압(VIN)이 하이 레벨에서 로우레벨로 천이할 때는 도 2(b)의 특성 곡선(2)의 로우레벨 입력 전압(VIL1)과 하이 레벨 입력 전압(VIH1)의 조건을 지연 시간(τD2)만큼 설정하고, 지연 시간(τD2) 이후에는 피모스 트랜지스터(Q13)을 턴 오프시킴으로써 도 2(b)의 특성 곡선(1)과 같은 입출력 특성을 갖게되어 다음 입력 전압(VIN)에 따른 출력의 응답속도를 매우 빠르게 한다.
따라서 본 발명은 히스테리시스 입력버퍼의 출력단에 히스테리시스 제어 수단을 구비하여 출력 신호의 피드백 경로를 제어함으로써, 입력 신호의 특성에 부합하는 양호한 내잡음 특성 또는 고속 동작을 선택적으로 제공한다. 즉, 입력 신호의 천이 방향에 따라 입력 전압의 논리 임계전압을 변화시켜서 내잡음 특성을 향상시키거나, 출력 신호의 피드백 경로를 제어하여 히스테리시스 특성을 제어함으로써 입력 신호의 특성에 따라 빠른 응답 속도와 양호한 내잡음 특성을 선택적으로 구현할 수 있도록 한다.

Claims (5)

  1. (삭제)
  2. 제1시모스 인버터와; 상기 제1시모스 인버터의 제1출력신호를 반전시켜서 제2출력신호를 발생시키는 제2시모스 인버터가 구비되어 반도체 칩에서 외부로부터 입력된 신호를 상기 반도체 칩의 내부 동작에 적합하도록 변환시키는 입력버퍼에 있어서,
    상기 제2시모스 인버터로부터의 제2출력신호를 입력으로 받아, 상기 제2 출력신호의 상승 구간에서는 지연수단에 의해 지연 시간을 갖는 출력신호를 발생시키고, 상기 제2출력신호의 하강 구간에서는 시간 지연을 갖지 않는 출력신호를 발생시켜서, 상기 출력신호에 의해 상기 제1 시모스 인버터의 게이트를 제어하는 히스테리시스 제어수단을 구비하고 있는 것이 특징인 히스테리시스 입력버퍼.
  3. 제1시모스 인버터와; 상기 제1시모스 인버터의 제1출력신호를 반전시켜서 제2출력신호를 발생시키는 제2시모스 인버터가 구비되어 반도체 칩에서 외부로부터 입력된 신호를 상기 반도체 칩의 내부 동작에 적합하도록 변환시키는 입력버퍼에 있어서,
    상기 제2시모스 인버터로부터의 제2출력신호를 입력으로 받아, 상기 제2 출력신호의 하강 구간에서는 지연수단에 의한 소정의 지연 시간 동안 로우레벨의 구간을 갖고 상기 지연 시간이 경과한 다음에는 다시 하이 레벨의 구간을 갖는 출력 신호를 발생시켜서 상기 제2출력신호에 의해 제1시모스 인버터의 게이트를 제어하는 히스테리시스 제어수단을 구비하고 있는 것이 특징인 히스테리시스 입력버퍼.
  4. 청구항 3에 있어서, 상기 히스테리시스 제어 수단은,
    상기 제2시모스 인버터로부터의 제2 출력신호가 상기 지연수단을 통하여 지연되어 발생하는 제1신호와 상기 제2 출력신호가 직접 전달되어 발생하는 제2신호를 논리합 연산하여 출력하는 오어 게이트인 것이 특징인 히스테리시스 입력버퍼.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 지연수단은, 소정의 시간 지연을 갖고, 상기 제2시모스 인버터로부터 출력되는 신호를 입력받아 반전된 위상의 신호를 출력하는 인버터인 것이 특징인 히스테리시스 입력버퍼.
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