JP2001202773A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体記憶装置のアクセスタイムに影響する
こと無く、外部クロックのノイズにより通常モードで動
作中に特殊モードに切り替わることを緩和又は防止す
る。 【解決手段】 制御クロック信号発生回路１ａ乃至１ｌ
は、複数の外部クロック信号をそれぞれ各入力バッファ
アンプにより内部信号レベルを有する複数の内部クロッ
ク信号に変換した後、変換された複数の内部クロック信
号に基づいて半導体記憶装置の動作を制御する制御クロ
ック信号を発生する。ここで、入力信号の変化に対して
緩やかに変化する時間応答特性を有し、上記複数の外部
クロック信号のうちの少なくとも１つの外部クロック信
号に基づいて、上記半導体記憶装置におけるデータの読
み出し動作又は書き込み動作に係わる通常モードとは別
の特殊モードのための内部クロック信号を発生する特殊
モード用入力バッファアンプ８−１乃至８−４及びノイ
ズフィルタ９−１乃至９−４のうちの少なくとも１つを
備える。
こと無く、外部クロックのノイズにより通常モードで動
作中に特殊モードに切り替わることを緩和又は防止す
る。 【解決手段】 制御クロック信号発生回路１ａ乃至１ｌ
は、複数の外部クロック信号をそれぞれ各入力バッファ
アンプにより内部信号レベルを有する複数の内部クロッ
ク信号に変換した後、変換された複数の内部クロック信
号に基づいて半導体記憶装置の動作を制御する制御クロ
ック信号を発生する。ここで、入力信号の変化に対して
緩やかに変化する時間応答特性を有し、上記複数の外部
クロック信号のうちの少なくとも１つの外部クロック信
号に基づいて、上記半導体記憶装置におけるデータの読
み出し動作又は書き込み動作に係わる通常モードとは別
の特殊モードのための内部クロック信号を発生する特殊
モード用入力バッファアンプ８−１乃至８−４及びノイ
ズフィルタ９−１乃至９−４のうちの少なくとも１つを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック非同期型
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）などの半導体記憶装置に関する。
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）などの半導体記憶装置に関する。
【０００２】
【従来の技術】図１７は、従来例のクロック非同期型Ｄ
ＲＡＭ１００の構成を示すブロック図である。
ＲＡＭ１００の構成を示すブロック図である。
【０００３】図１７において、外部回路とのインターフ
ェイス端子として、電源端子と接地端子を除くと、各動
作の制御用の外部クロック信号を入力するためのクロッ
ク入力端子Ｔ１と、メモリセルアレイ２０−１，２０−
２，２０−３，２０−４のアドレスを指定するアドレス
信号を入力するためのアドレス入力端子Ｔ２と、メモリ
セルアレイ２０−１乃至２０−４からデータを読み出
し、又はメモリセルアレイ２０−１乃至２０−４にデー
タを書き込むためのデータ入出力端子Ｔ３とが設けられ
ている。これらの外部クロック信号と、アドレス信号、
データ信号等の外部信号は、バッファアンプ２，４，
５，６及びクロック発生器３を介してＤＲＡＭ１００の
内部回路に入力される。
ェイス端子として、電源端子と接地端子を除くと、各動
作の制御用の外部クロック信号を入力するためのクロッ
ク入力端子Ｔ１と、メモリセルアレイ２０−１，２０−
２，２０−３，２０−４のアドレスを指定するアドレス
信号を入力するためのアドレス入力端子Ｔ２と、メモリ
セルアレイ２０−１乃至２０−４からデータを読み出
し、又はメモリセルアレイ２０−１乃至２０−４にデー
タを書き込むためのデータ入出力端子Ｔ３とが設けられ
ている。これらの外部クロック信号と、アドレス信号、
データ信号等の外部信号は、バッファアンプ２，４，
５，６及びクロック発生器３を介してＤＲＡＭ１００の
内部回路に入力される。
【０００４】まず、データ信号はデータインバッファア
ンプ５に入力され、データインバッファアンプ５は、所
定の外部信号レベルを有するデータ信号を、所定の内部
信号レベル（ＤＲＡＭの動作電源電圧と同じハイレベル
を有する、いわゆるＣＭＯＳレベルをいう。）を有する
データ信号に変換した後、当該内部信号レベルを有する
データ信号をセンスリフレッシュアンプ及び入出力コン
トローラ２３−１，２３−２，２３−３，２３−４を介
してメモリセルアレイ２０−１乃至２０−４に書き込
む。一方、メモリセルアレイ２０−１乃至２０−４から
センスリフレッシュアンプ及び入出力コントローラ２３
−１乃至２３−４を介して読み出されたデータ信号はデ
ータアウトバッファアンプ６に入力され、データアウト
バッファアンプ６は当該データ信号の内部信号レベルを
外部信号レベルに変換した後、データ入出力端子Ｔ３を
介して出力する。
ンプ５に入力され、データインバッファアンプ５は、所
定の外部信号レベルを有するデータ信号を、所定の内部
信号レベル（ＤＲＡＭの動作電源電圧と同じハイレベル
を有する、いわゆるＣＭＯＳレベルをいう。）を有する
データ信号に変換した後、当該内部信号レベルを有する
データ信号をセンスリフレッシュアンプ及び入出力コン
トローラ２３−１，２３−２，２３−３，２３−４を介
してメモリセルアレイ２０−１乃至２０−４に書き込
む。一方、メモリセルアレイ２０−１乃至２０−４から
センスリフレッシュアンプ及び入出力コントローラ２３
−１乃至２３−４を介して読み出されたデータ信号はデ
ータアウトバッファアンプ６に入力され、データアウト
バッファアンプ６は当該データ信号の内部信号レベルを
外部信号レベルに変換した後、データ入出力端子Ｔ３を
介して出力する。
【０００５】また、アドレス信号はアドレスバッファア
ンプ４を介して行デコーダ２１−１乃至２１−４及び列
デコーダ２２−１乃至２２−４に入力され、行デコーダ
２１−１乃至２１−４及び列デコーダ２２−１乃至２２
−４はそれぞれ入力されるアドレス信号をデコードし
て、デコードされたアドレスを用いてメモリセルアレイ
２０−１乃至２０−４上の特定の番地を指し示す。
ンプ４を介して行デコーダ２１−１乃至２１−４及び列
デコーダ２２−１乃至２２−４に入力され、行デコーダ
２１−１乃至２１−４及び列デコーダ２２−１乃至２２
−４はそれぞれ入力されるアドレス信号をデコードし
て、デコードされたアドレスを用いてメモリセルアレイ
２０−１乃至２０−４上の特定の番地を指し示す。
【０００６】さらに、外部クロック信号は、制御クロッ
ク信号発生回路１内のクロックバッファアンプ２に入力
される。制御クロック信号発生回路１は、クロックバッ
ファアンプ２と、クロック発生器３とを備える。クロッ
クバッファアンプ２は入力された外部クロック信号を基
本クロック信号に変換して、クロック発生器３に出力す
る。クロック発生器３は、入力される基本クロック信号
を各種の制御クロック信号に変換して、当該制御クロッ
ク信号を用いて行デコーダ２１−１乃至２１−４、列デ
コーダ２２−１乃至２２−４、センスリフレッシュアン
プ、入出力コントローラ２３−１乃至２３−４及び内蔵
テストコントローラ（図示せず。）に対して所定の制御
処理を実行する。
ク信号発生回路１内のクロックバッファアンプ２に入力
される。制御クロック信号発生回路１は、クロックバッ
ファアンプ２と、クロック発生器３とを備える。クロッ
クバッファアンプ２は入力された外部クロック信号を基
本クロック信号に変換して、クロック発生器３に出力す
る。クロック発生器３は、入力される基本クロック信号
を各種の制御クロック信号に変換して、当該制御クロッ
ク信号を用いて行デコーダ２１−１乃至２１−４、列デ
コーダ２２−１乃至２２−４、センスリフレッシュアン
プ、入出力コントローラ２３−１乃至２３−４及び内蔵
テストコントローラ（図示せず。）に対して所定の制御
処理を実行する。
【０００７】図１８は、図１７の制御クロック信号発生
回路１の詳細な構成を示すブロック図である。図１８に
おいて、外部クロック信号は、外部／ＲＡＳ信号と、外
部／ＣＡＳ信号と、外部／ＷＥ信号と、外部／ＯＥ信号
とを含む。ここで、”／”は、上線を示し、ローレベル
で活性化するローイネーブルを表す。／ＲＡＳ信号は、
行アドレスのラッチ、メモリセルアレイからのデータの
増幅、リフレッシュ動作及びＤＲＡＭチップ全体のアク
ティブやプリチャージの動作を制御するために用いられ
るロウアドレス制御信号である。また、／ＣＡＳ信号
は、列アドレスのラッチ、メモリセルアレイからのデー
タの読み出し動作又はメモリセルアレイへのデータの書
き込み動作を制御するためのカラムアドレス制御信号で
ある。さらに、／ＷＥ信号は、メモリセルアレイからの
データの読み出し動作又はメモリセルアレイへのデータ
の書き込み動作を制御するためのライトイネーブル信号
である。またさらに、／ＯＥ信号は、メモリセルアレイ
からのデータの読み出し動作を制御するためのアウトプ
ットイネーブル信号である。
回路１の詳細な構成を示すブロック図である。図１８に
おいて、外部クロック信号は、外部／ＲＡＳ信号と、外
部／ＣＡＳ信号と、外部／ＷＥ信号と、外部／ＯＥ信号
とを含む。ここで、”／”は、上線を示し、ローレベル
で活性化するローイネーブルを表す。／ＲＡＳ信号は、
行アドレスのラッチ、メモリセルアレイからのデータの
増幅、リフレッシュ動作及びＤＲＡＭチップ全体のアク
ティブやプリチャージの動作を制御するために用いられ
るロウアドレス制御信号である。また、／ＣＡＳ信号
は、列アドレスのラッチ、メモリセルアレイからのデー
タの読み出し動作又はメモリセルアレイへのデータの書
き込み動作を制御するためのカラムアドレス制御信号で
ある。さらに、／ＷＥ信号は、メモリセルアレイからの
データの読み出し動作又はメモリセルアレイへのデータ
の書き込み動作を制御するためのライトイネーブル信号
である。またさらに、／ＯＥ信号は、メモリセルアレイ
からのデータの読み出し動作を制御するためのアウトプ
ットイネーブル信号である。
【０００８】外部／ＲＡＳ信号は入力バッファアンプ７
−１に入力され、入力バッファアンプ７−１は外部信号
レベルを有する外部／ＲＡＳ信号を、内部信号レベルを
有する内部／ＲＡＳ信号に変換してクロックバッファア
ンプ２に出力する。また、外部／ＣＡＳ信号は入力バッ
ファアンプ７−２に入力され、入力バッファアンプ７−
２は外部信号レベルを有する外部／ＣＡＳ信号を、内部
信号レベルを有する内部／ＣＡＳ信号に変換してクロッ
クバッファアンプ２に出力する。さらに、外部／ＷＥ信
号は入力バッファアンプ７−３に入力され、入力バッフ
ァアンプ７−３は外部信号レベルを有する外部／ＷＥ信
号を、内部信号レベルを有する内部／ＷＥ信号に変換し
てクロックバッファアンプ２に出力する。またさらに、
外部／ＯＥ信号は入力バッファアンプ７−４に入力さ
れ、入力バッファアンプ７−４は外部信号レベルを有す
る外部／ＯＥ信号を、内部信号レベルを有する内部／Ｏ
Ｅ信号に変換してクロックバッファアンプ２に出力す
る。従って、内部クロック信号は、内部／ＲＡＳ信号
と、内部／ＣＡＳ信号と、内部／ＷＥ信号と、内部／Ｏ
Ｅ信号とを含む。
−１に入力され、入力バッファアンプ７−１は外部信号
レベルを有する外部／ＲＡＳ信号を、内部信号レベルを
有する内部／ＲＡＳ信号に変換してクロックバッファア
ンプ２に出力する。また、外部／ＣＡＳ信号は入力バッ
ファアンプ７−２に入力され、入力バッファアンプ７−
２は外部信号レベルを有する外部／ＣＡＳ信号を、内部
信号レベルを有する内部／ＣＡＳ信号に変換してクロッ
クバッファアンプ２に出力する。さらに、外部／ＷＥ信
号は入力バッファアンプ７−３に入力され、入力バッフ
ァアンプ７−３は外部信号レベルを有する外部／ＷＥ信
号を、内部信号レベルを有する内部／ＷＥ信号に変換し
てクロックバッファアンプ２に出力する。またさらに、
外部／ＯＥ信号は入力バッファアンプ７−４に入力さ
れ、入力バッファアンプ７−４は外部信号レベルを有す
る外部／ＯＥ信号を、内部信号レベルを有する内部／Ｏ
Ｅ信号に変換してクロックバッファアンプ２に出力す
る。従って、内部クロック信号は、内部／ＲＡＳ信号
と、内部／ＣＡＳ信号と、内部／ＷＥ信号と、内部／Ｏ
Ｅ信号とを含む。
【０００９】クロックバッファアンプ２と、クロック発
生器３とにより制御クロック発生器３０を構成する。こ
こで、クロックバッファアンプ２は、内部／ＲＡＳ信号
と、内部／ＣＡＳ信号と、内部／ＷＥ信号と、内部／Ｏ
Ｅ信号とに基づいて、所定の複数の基本クロック信号を
発生してクロック発生器３に出力する。クロック発生器
３は、入力される基本クロック信号に基づいて、制御ク
ロック信号を発生して出力する。ここで、制御クロック
信号は、図１８に示すように、行アドレス制御信号と、
列アドレス制御信号と、書き込み及び読み出し制御信号
と、リフレッシュモード制御信号と、テストモード制御
信号とを含む。
生器３とにより制御クロック発生器３０を構成する。こ
こで、クロックバッファアンプ２は、内部／ＲＡＳ信号
と、内部／ＣＡＳ信号と、内部／ＷＥ信号と、内部／Ｏ
Ｅ信号とに基づいて、所定の複数の基本クロック信号を
発生してクロック発生器３に出力する。クロック発生器
３は、入力される基本クロック信号に基づいて、制御ク
ロック信号を発生して出力する。ここで、制御クロック
信号は、図１８に示すように、行アドレス制御信号と、
列アドレス制御信号と、書き込み及び読み出し制御信号
と、リフレッシュモード制御信号と、テストモード制御
信号とを含む。
【００１０】図１９は、図１８の制御クロック発生器３
０の一例である通常モードのための制御クロック発生器
３０ａの構成を示す回路図である。図１９において、制
御クロック発生器３０ａは、２つのインバータＩＮＶ１
及びＩＮＶ２と、ナンドゲートＮＡＮＤ１と、反転入力
端子付きアンドゲートＡＮＤ１とを備えて構成され、内
部／ＲＡＳ信号及び基本クロック信号φ１及びφ２に基
づいて行系制御回路２４を制御するための／ＲＡＳＥ信
号を発生する。
０の一例である通常モードのための制御クロック発生器
３０ａの構成を示す回路図である。図１９において、制
御クロック発生器３０ａは、２つのインバータＩＮＶ１
及びＩＮＶ２と、ナンドゲートＮＡＮＤ１と、反転入力
端子付きアンドゲートＡＮＤ１とを備えて構成され、内
部／ＲＡＳ信号及び基本クロック信号φ１及びφ２に基
づいて行系制御回路２４を制御するための／ＲＡＳＥ信
号を発生する。
【００１１】図２０は、図１８の制御クロック発生器３
０の一例である特殊モードである／ＣＡＳ ｂｅｆｏｒ
ｅ ／ＲＡＳリフレッシュモード（以下、ＣｂＲモード
と略する。）のための制御クロック発生器３０ｂの構成
を示す回路図である。図２０において、制御クロック発
生器３０ｂは、２つのインバータＩＮＶ３及びＩＮＶ４
と、２つのナンドゲートＮＡＮＤ２及びＮＡＮＤ３とを
備えて構成され、内部／ＣＡＳ信号及び内部／ＲＡＳ信
号に基づいてＣｂＲリフレッシュ制御回路２５を制御す
るための／ＣＢＲ信号を発生する。
０の一例である特殊モードである／ＣＡＳ ｂｅｆｏｒ
ｅ ／ＲＡＳリフレッシュモード（以下、ＣｂＲモード
と略する。）のための制御クロック発生器３０ｂの構成
を示す回路図である。図２０において、制御クロック発
生器３０ｂは、２つのインバータＩＮＶ３及びＩＮＶ４
と、２つのナンドゲートＮＡＮＤ２及びＮＡＮＤ３とを
備えて構成され、内部／ＣＡＳ信号及び内部／ＲＡＳ信
号に基づいてＣｂＲリフレッシュ制御回路２５を制御す
るための／ＣＢＲ信号を発生する。
【００１２】図２１は、従来例の通常モードの読み出し
動作時の外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／
ＷＥ信号及び外部／ＯＥ信号を示すタイミングチャート
である。従来技術のクロック非同期型ＤＲＡＭにおいて
は、例えば図２１に示すように、外部／ＲＡＳ信号、外
部／ＣＡＳ信号、外部／ＷＥ信号とを含む外部クロック
信号のエッジとそのレベルで、読み出し動作や書き込み
動作などの通常モードの動作をＤＲＡＭのデータブック
の仕様書で規定している。
動作時の外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／
ＷＥ信号及び外部／ＯＥ信号を示すタイミングチャート
である。従来技術のクロック非同期型ＤＲＡＭにおいて
は、例えば図２１に示すように、外部／ＲＡＳ信号、外
部／ＣＡＳ信号、外部／ＷＥ信号とを含む外部クロック
信号のエッジとそのレベルで、読み出し動作や書き込み
動作などの通常モードの動作をＤＲＡＭのデータブック
の仕様書で規定している。
【００１３】図２２は、従来例の特殊モードであるＣｂ
Ｒリフレッシュ動作時の外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号、外部／ＷＥ信号及び外部／ＯＥ信号を示すタイ
ミングチャートである。例えば図２２に示すように、Ｃ
ｂＲモードなどの特殊モードも、外部／ＲＡＳ信号や外
部／ＣＡＳ信号とを含む外部クロック信号のエッジとそ
のレベルで、当該モードの動作をＤＲＡＭのデータブッ
クの仕様書で規定している。当該ＣｂＲモードでは、外
部／ＲＡＳ信号がローイネーブルする前に、外部／ＣＡ
Ｓ信号がローイネーブルすることにより、当該モードの
条件であるｔＣＳＲ（外部／ＣＡＳ信号がセットアップ
した後に、外部／ＲＡＳ信号がローイネーブルとなる）
の条件を満たす。
Ｒリフレッシュ動作時の外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号、外部／ＷＥ信号及び外部／ＯＥ信号を示すタイ
ミングチャートである。例えば図２２に示すように、Ｃ
ｂＲモードなどの特殊モードも、外部／ＲＡＳ信号や外
部／ＣＡＳ信号とを含む外部クロック信号のエッジとそ
のレベルで、当該モードの動作をＤＲＡＭのデータブッ
クの仕様書で規定している。当該ＣｂＲモードでは、外
部／ＲＡＳ信号がローイネーブルする前に、外部／ＣＡ
Ｓ信号がローイネーブルすることにより、当該モードの
条件であるｔＣＳＲ（外部／ＣＡＳ信号がセットアップ
した後に、外部／ＲＡＳ信号がローイネーブルとなる）
の条件を満たす。
【００１４】
【発明が解決しようとする課題】図１８に示すように、
外部クロック信号は入力バッファアンプ７−１乃至７−
４に入力され、入力バッファアンプ７−１乃至７−４に
より内部クロック信号に変換された後、制御クロック発
生器３０により制御クロック信号に変換して、通常モー
ド用の制御回路に出力されるとともに、同時に特殊モー
ド用の制御回路にも出力される。そのため、通常モード
の動作中に外部クロック信号にノイズが重畳することに
より、通常モードから特殊モードに切り替わり期待しな
い動作（不具合）をしてしまう可能性があった。
外部クロック信号は入力バッファアンプ７−１乃至７−
４に入力され、入力バッファアンプ７−１乃至７−４に
より内部クロック信号に変換された後、制御クロック発
生器３０により制御クロック信号に変換して、通常モー
ド用の制御回路に出力されるとともに、同時に特殊モー
ド用の制御回路にも出力される。そのため、通常モード
の動作中に外部クロック信号にノイズが重畳することに
より、通常モードから特殊モードに切り替わり期待しな
い動作（不具合）をしてしまう可能性があった。
【００１５】図２３はデータの読み出し動作中に外部／
ＲＡＳ信号にノイズが重畳しＣｂＲモードのタイミング
が生じてしまった例である。外部／ＲＡＳ信号や外部／
ＣＡＳ信号が共にローレベルの期間中に上述のｔＣＳＲ
の条件を満たすようにポジティブノイズ（信号レベルに
対して正の方向に変化するようなレベルを有するノイズ
をいう。）が重畳すると、ＣｂＲモードの条件が成立し
リフレッシュ動作を開始する。ここで問題となるのは、
ｔＣＳＲの条件の時間により多少変わるが、主に正規の
手順でビット活性を行わないためにおこるメモリセルデ
ータの破壊である。また、この例に示すように、通常モ
ードの動作を途中で中断（非正常終了）させてしまうよ
うな特殊モードへのエントリーはアクセスパスに乗るノ
イズより致命的である。何故ならアクセスパスに乗るノ
イズは末端の回路が動作するまでに多数のゲートを通過
するというアクセスパスの性質上大部分のノイズは消え
てしまう可能性が高いからである。これに対して、特殊
モードへのエントリーは外部クロック信号の入力端から
数ゲートで決まってしまうのでノイズに敏感である。
ＲＡＳ信号にノイズが重畳しＣｂＲモードのタイミング
が生じてしまった例である。外部／ＲＡＳ信号や外部／
ＣＡＳ信号が共にローレベルの期間中に上述のｔＣＳＲ
の条件を満たすようにポジティブノイズ（信号レベルに
対して正の方向に変化するようなレベルを有するノイズ
をいう。）が重畳すると、ＣｂＲモードの条件が成立し
リフレッシュ動作を開始する。ここで問題となるのは、
ｔＣＳＲの条件の時間により多少変わるが、主に正規の
手順でビット活性を行わないためにおこるメモリセルデ
ータの破壊である。また、この例に示すように、通常モ
ードの動作を途中で中断（非正常終了）させてしまうよ
うな特殊モードへのエントリーはアクセスパスに乗るノ
イズより致命的である。何故ならアクセスパスに乗るノ
イズは末端の回路が動作するまでに多数のゲートを通過
するというアクセスパスの性質上大部分のノイズは消え
てしまう可能性が高いからである。これに対して、特殊
モードへのエントリーは外部クロック信号の入力端から
数ゲートで決まってしまうのでノイズに敏感である。
【００１６】従来例のＤＲＡＭ１００の回路構成では、
通常モードと特殊モードは外部クロック信号のエッジと
そのレベルだけで区別されている。そのため外部クロッ
ク信号に重畳するノイズが両者の区別を混乱させてしま
う可能性があった。
通常モードと特殊モードは外部クロック信号のエッジと
そのレベルだけで区別されている。そのため外部クロッ
ク信号に重畳するノイズが両者の区別を混乱させてしま
う可能性があった。
【００１７】本発明の目的は以上の問題点を解決し、半
導体記憶装置のアクセスタイムに影響すること無く、外
部クロックのノイズにより通常モードで動作中に特殊モ
ードに切り替わることを緩和又は防止することができる
半導体記憶装置を提供することにある。
導体記憶装置のアクセスタイムに影響すること無く、外
部クロックのノイズにより通常モードで動作中に特殊モ
ードに切り替わることを緩和又は防止することができる
半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数の外部クロック信号をそれぞれ、各入力バ
ッファアンプにより、内部信号レベルを有する複数の内
部クロック信号に変換した後、変換された複数の内部ク
ロック信号に基づいて半導体記憶装置の動作を制御する
制御クロック信号を発生する信号発生回路を備えた半導
体記憶装置において、入力信号の変化に対して緩やかに
変化する時間応答特性を有し、上記複数の外部クロック
信号のうちの少なくとも１つの外部クロック信号に基づ
いて、上記半導体記憶装置におけるデータの読み出し動
作又は書き込み動作に係わる通常モードとは別の特殊モ
ードのための内部クロック信号を発生する発生手段を備
えたことを特徴とする。
装置は、複数の外部クロック信号をそれぞれ、各入力バ
ッファアンプにより、内部信号レベルを有する複数の内
部クロック信号に変換した後、変換された複数の内部ク
ロック信号に基づいて半導体記憶装置の動作を制御する
制御クロック信号を発生する信号発生回路を備えた半導
体記憶装置において、入力信号の変化に対して緩やかに
変化する時間応答特性を有し、上記複数の外部クロック
信号のうちの少なくとも１つの外部クロック信号に基づ
いて、上記半導体記憶装置におけるデータの読み出し動
作又は書き込み動作に係わる通常モードとは別の特殊モ
ードのための内部クロック信号を発生する発生手段を備
えたことを特徴とする。
【００１９】また、上記半導体記憶装置において、上記
発生手段は、好ましくは、上記入力バッファアンプに設
けられたことを特徴とする。
発生手段は、好ましくは、上記入力バッファアンプに設
けられたことを特徴とする。
【００２０】さらに、もしくは、上記半導体記憶装置に
おいて、上記発生手段は、好ましくは、上記入力バッフ
ァアンプの後段に設けられ、入力信号の変化を遅延させ
て出力信号として出力するノイズフィルタであることを
特徴とする。
おいて、上記発生手段は、好ましくは、上記入力バッフ
ァアンプの後段に設けられ、入力信号の変化を遅延させ
て出力信号として出力するノイズフィルタであることを
特徴とする。
【００２１】またさらに、上記発生手段は、好ましく
は、上記複数の外部クロック信号のうちの少なくとも２
つの外部クロック信号に対して設けられ、複数の発生手
段のうちの１つの発生手段は上記入力バッファアンプに
設けられる一方、上記複数の発生手段のうちの別の１つ
の発生手段は上記入力バッファアンプの後段に設けられ
たノイズフィルタであることを特徴とする。
は、上記複数の外部クロック信号のうちの少なくとも２
つの外部クロック信号に対して設けられ、複数の発生手
段のうちの１つの発生手段は上記入力バッファアンプに
設けられる一方、上記複数の発生手段のうちの別の１つ
の発生手段は上記入力バッファアンプの後段に設けられ
たノイズフィルタであることを特徴とする。
【００２２】本発明の第１の態様に係る上記半導体記憶
装置において、上記複数の外部クロック信号は、好まし
くは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号とを含
み、上記発生手段は、上記外部／ＲＡＳ信号及び外部／
ＣＡＳ信号に対して設けられたことを特徴とする。
装置において、上記複数の外部クロック信号は、好まし
くは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号とを含
み、上記発生手段は、上記外部／ＲＡＳ信号及び外部／
ＣＡＳ信号に対して設けられたことを特徴とする。
【００２３】また、本発明の第２の態様に係る上記半導
体記憶装置において、上記複数の外部クロック信号は、
好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号
と、外部／ＷＥ信号とを含み、上記発生手段は、上記外
部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信号
に対して設けられたことを特徴とする。
体記憶装置において、上記複数の外部クロック信号は、
好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号
と、外部／ＷＥ信号とを含み、上記発生手段は、上記外
部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信号
に対して設けられたことを特徴とする。
【００２４】さらに、本発明の第３の態様に係る上記半
導体記憶装置において、上記複数の外部クロック信号
は、好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信
号と、外部／ＷＥ信号と、外部／ＯＥ信号とを含み、上
記発生手段は、上記外部／ＲＡＳ信号、外部／ＣＡＳ信
号、外部／ＷＥ信号及び外部／ＯＥ信号に対して設けら
れたことを特徴とする。
導体記憶装置において、上記複数の外部クロック信号
は、好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信
号と、外部／ＷＥ信号と、外部／ＯＥ信号とを含み、上
記発生手段は、上記外部／ＲＡＳ信号、外部／ＣＡＳ信
号、外部／ＷＥ信号及び外部／ＯＥ信号に対して設けら
れたことを特徴とする。
【００２５】上記本発明の第１の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、好ましく
は、上記入力バッファアンプに設けられた発生手段であ
ることを特徴とする。
装置において、上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、好ましく
は、上記入力バッファアンプに設けられた発生手段であ
ることを特徴とする。
【００２６】また、上記本発明の第１の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号及び上記外
部／ＣＡＳ信号に対して設けられた各発生手段は、好ま
しくは、上記入力バッファアンプの後段に設けられ、入
力信号の変化を遅延させて出力信号として出力するノイ
ズフィルタであることを特徴とする。
体記憶装置において、上記外部／ＲＡＳ信号及び上記外
部／ＣＡＳ信号に対して設けられた各発生手段は、好ま
しくは、上記入力バッファアンプの後段に設けられ、入
力信号の変化を遅延させて出力信号として出力するノイ
ズフィルタであることを特徴とする。
【００２７】さらに、上記本発明の第１の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号に対して
設けられた発生手段は、好ましくは、上記入力バッファ
アンプに設けられ、上記外部／ＣＡＳ信号に対して設け
られた発生手段は、上記入力バッファアンプの後段に設
けられ、入力信号の変化を遅延させて出力信号として出
力するノイズフィルタであることを特徴とする。
導体記憶装置において、上記外部／ＲＡＳ信号に対して
設けられた発生手段は、好ましくは、上記入力バッファ
アンプに設けられ、上記外部／ＣＡＳ信号に対して設け
られた発生手段は、上記入力バッファアンプの後段に設
けられ、入力信号の変化を遅延させて出力信号として出
力するノイズフィルタであることを特徴とする。
【００２８】またさらに、上記本発明の第１の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号に対
して設けられた発生手段は、好ましくは、上記入力バッ
ファアンプの後段に設けられ、入力信号の変化を遅延さ
せて出力信号として出力するノイズフィルタであり、上
記外部／ＣＡＳ信号に対して設けられた発生手段は、上
記入力バッファアンプに設けられたことを特徴とする。
る半導体記憶装置において、上記外部／ＲＡＳ信号に対
して設けられた発生手段は、好ましくは、上記入力バッ
ファアンプの後段に設けられ、入力信号の変化を遅延さ
せて出力信号として出力するノイズフィルタであり、上
記外部／ＣＡＳ信号に対して設けられた発生手段は、上
記入力バッファアンプに設けられたことを特徴とする。
【００２９】上記本発明の第２の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号及び上記外部／ＷＥ信号に対して設けられた各発
生手段は、好ましくは、上記入力バッファアンプに設け
られたことを特徴とする。
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号及び上記外部／ＷＥ信号に対して設けられた各発
生手段は、好ましくは、上記入力バッファアンプに設け
られたことを特徴とする。
【００３０】また、上記本発明の第２の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号及び上記外部／ＷＥ信号に対して設けられ
た各発生手段は、好ましくは、上記入力バッファアンプ
の後段に設けられ、入力信号の変化を遅延させて出力信
号として出力するノイズフィルタであることを特徴とす
る。
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号及び上記外部／ＷＥ信号に対して設けられ
た各発生手段は、好ましくは、上記入力バッファアンプ
の後段に設けられ、入力信号の変化を遅延させて出力信
号として出力するノイズフィルタであることを特徴とす
る。
【００３１】さらに、上記本発明の第２の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号に対して設けられた発生手段は上記入力バ
ッファアンプの後段に設けられ、入力信号の変化を遅延
させて出力信号として出力するノイズフィルタであるこ
とを特徴とする。
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号に対して設けられた発生手段は上記入力バ
ッファアンプの後段に設けられ、入力信号の変化を遅延
させて出力信号として出力するノイズフィルタであるこ
とを特徴とする。
【００３２】またさらに、上記本発明の第２の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号に対し
て設けられた発生手段は上記入力バッファアンプに設け
られたことを特徴とする。
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号に対し
て設けられた発生手段は上記入力バッファアンプに設け
られたことを特徴とする。
【００３３】上記本発明の第３の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号に
対して設けられた各発生手段は、好ましくは、上記入力
バッファアンプに設けられたことを特徴とする。
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号に
対して設けられた各発生手段は、好ましくは、上記入力
バッファアンプに設けられたことを特徴とする。
【００３４】また、上記本発明の第３の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ
信号に対して設けられた各発生手段は、好ましくは、上
記入力バッファアンプの後段に設けられ、入力信号の変
化を遅延させて出力信号として出力するノイズフィルタ
であることを特徴とする。
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ
信号に対して設けられた各発生手段は、好ましくは、上
記入力バッファアンプの後段に設けられ、入力信号の変
化を遅延させて出力信号として出力するノイズフィルタ
であることを特徴とする。
【００３５】さらに、上記本発明の第３の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号及び上記外部／ＯＥ信号に対して設けられ
た各発生手段は、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであることを特徴とする。
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号及び上記外部／ＯＥ信号に対して設けられ
た各発生手段は、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであることを特徴とする。
【００３６】またさらに、上記本発明の第３の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号及び上
記外部／ＯＥ信号に対して設けられた各発生手段は、上
記入力バッファアンプに設けられたことを特徴とする。
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号及び上
記外部／ＯＥ信号に対して設けられた各発生手段は、上
記入力バッファアンプに設けられたことを特徴とする。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施の形態について説明する。以下の図面において、
同様の構成要素については同一の符号を付している。
る実施の形態について説明する。以下の図面において、
同様の構成要素については同一の符号を付している。
【００３８】実施の形態１．図１は、本発明に係る実施
の形態１であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ａの構成を示すブロック図であ
る。この実施の形態１の制御クロック信号発生回路１ａ
は、図１８に図示した従来例の制御クロック信号発生回
路１に比較して以下の点が異なる。 （１）クロックバッファアンプ２は、通常モード用の基
本クロック信号を発生するための通常モード用クロック
バッファアンプ２ａと、特殊モード用の基本クロック信
号を発生するための特殊モード用クロックバッファアン
プ２ｂとに分割したこと、及び（２）図１８の入力バッ
ファアンプと同じである通常モード用入力バッファアン
プ７−１乃至７−４（以下、総称して符号７を付す。）
とは異なり、入力される外部クロック信号の立ち上がり
エッジ又は立ち下がりエッジに対する時間応答特性又は
感度を、通常モード用入力バッファアンプ７に比較して
低下させてなる特殊モード用クロックバッファアンプ８
−１及び８−２を、外部／ＲＡＳ信号及び外部／ＣＡＳ
信号に対して設けたこと。
の形態１であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ａの構成を示すブロック図であ
る。この実施の形態１の制御クロック信号発生回路１ａ
は、図１８に図示した従来例の制御クロック信号発生回
路１に比較して以下の点が異なる。 （１）クロックバッファアンプ２は、通常モード用の基
本クロック信号を発生するための通常モード用クロック
バッファアンプ２ａと、特殊モード用の基本クロック信
号を発生するための特殊モード用クロックバッファアン
プ２ｂとに分割したこと、及び（２）図１８の入力バッ
ファアンプと同じである通常モード用入力バッファアン
プ７−１乃至７−４（以下、総称して符号７を付す。）
とは異なり、入力される外部クロック信号の立ち上がり
エッジ又は立ち下がりエッジに対する時間応答特性又は
感度を、通常モード用入力バッファアンプ７に比較して
低下させてなる特殊モード用クロックバッファアンプ８
−１及び８−２を、外部／ＲＡＳ信号及び外部／ＣＡＳ
信号に対して設けたこと。
【００３９】なお、通常モードとは、データの読み出し
又は書き込み動作などの通常動作をいう。また、特殊モ
ードとは、通常モード以外の動作モードであって、例え
ば、ＣｂＲモード、／ＲＡＳオンリ・リフレッシュモー
ド、ヒドン・リフレッシュモード、内蔵テストモードな
どの動作モードをいう。ここで、／ＲＡＳオンリ・リフ
レッシュモードとは、外部／ＲＡＳ信号のみによりＤＲ
ＡＭをリフレッシュする動作モードであり、消費電流が
大きくならず、外部／ＣＡＳ信号をアクティブにしない
でリフレッシュすることができるという特徴を有する。
また、リフレッシュ・サイクルに入る前のサイクルが読
み出しサイクルの場合、次のサイクルでリフレッシュが
実行されると、外部／ＣＡＳ信号を一度立ち上げるた
め、出力は高インピーダンス状態となる。これを避ける
ために、外部／ＣＡＳ信号がローレベルのまま次のリフ
レッシュ・サイクルに入るモードをヒドン・リフレッシ
ュモードという。さらに、内蔵テストモードとは、ＤＲ
ＡＭ内の各回路をテストする動作モードである。
又は書き込み動作などの通常動作をいう。また、特殊モ
ードとは、通常モード以外の動作モードであって、例え
ば、ＣｂＲモード、／ＲＡＳオンリ・リフレッシュモー
ド、ヒドン・リフレッシュモード、内蔵テストモードな
どの動作モードをいう。ここで、／ＲＡＳオンリ・リフ
レッシュモードとは、外部／ＲＡＳ信号のみによりＤＲ
ＡＭをリフレッシュする動作モードであり、消費電流が
大きくならず、外部／ＣＡＳ信号をアクティブにしない
でリフレッシュすることができるという特徴を有する。
また、リフレッシュ・サイクルに入る前のサイクルが読
み出しサイクルの場合、次のサイクルでリフレッシュが
実行されると、外部／ＣＡＳ信号を一度立ち上げるた
め、出力は高インピーダンス状態となる。これを避ける
ために、外部／ＣＡＳ信号がローレベルのまま次のリフ
レッシュ・サイクルに入るモードをヒドン・リフレッシ
ュモードという。さらに、内蔵テストモードとは、ＤＲ
ＡＭ内の各回路をテストする動作モードである。
【００４０】図１において、外部／ＲＡＳ信号は、通常
モード用入力バッファアンプ７−１及び特殊モード用入
力バッファアンプ８−１に入力され、入力バッファアン
プ７−１は、入力される外部信号レベルを有する外部／
ＲＡＳ信号を、内部信号レベルを有する通常モード用内
部／ＲＡＳ信号に変換して通常モード用クロックバッフ
ァアンプ２ａに出力する。また、入力バッファアンプ８
−１は、入力される外部信号レベルを有する外部／ＲＡ
Ｓ信号を、内部信号レベルを有する特殊モード用内部／
ＲＡＳ信号に変換して特殊モード用クロックバッファア
ンプ２ｂに出力する。外部／ＣＡＳ信号は、通常モード
用入力バッファアンプ７−２及び特殊モード用入力バッ
ファアンプ８−２に入力され、入力バッファアンプ７−
２は、入力される外部信号レベルを有する外部／ＣＡＳ
信号を、内部信号レベルを有する通常モード用内部／Ｃ
ＡＳ信号に変換して通常モード用クロックバッファアン
プ２ａに出力する。また、入力バッファアンプ８−２
は、入力される外部信号レベルを有する外部／ＣＡＳ信
号を、内部信号レベルを有する特殊モード用内部／ＣＡ
Ｓ信号に変換して特殊モード用クロックバッファアンプ
２ｂに出力する。
モード用入力バッファアンプ７−１及び特殊モード用入
力バッファアンプ８−１に入力され、入力バッファアン
プ７−１は、入力される外部信号レベルを有する外部／
ＲＡＳ信号を、内部信号レベルを有する通常モード用内
部／ＲＡＳ信号に変換して通常モード用クロックバッフ
ァアンプ２ａに出力する。また、入力バッファアンプ８
−１は、入力される外部信号レベルを有する外部／ＲＡ
Ｓ信号を、内部信号レベルを有する特殊モード用内部／
ＲＡＳ信号に変換して特殊モード用クロックバッファア
ンプ２ｂに出力する。外部／ＣＡＳ信号は、通常モード
用入力バッファアンプ７−２及び特殊モード用入力バッ
ファアンプ８−２に入力され、入力バッファアンプ７−
２は、入力される外部信号レベルを有する外部／ＣＡＳ
信号を、内部信号レベルを有する通常モード用内部／Ｃ
ＡＳ信号に変換して通常モード用クロックバッファアン
プ２ａに出力する。また、入力バッファアンプ８−２
は、入力される外部信号レベルを有する外部／ＣＡＳ信
号を、内部信号レベルを有する特殊モード用内部／ＣＡ
Ｓ信号に変換して特殊モード用クロックバッファアンプ
２ｂに出力する。
【００４１】さらに、外部／ＷＥ信号は、通常モード用
入力バッファアンプ７−３に入力され、入力バッファア
ンプ７−３は、入力される外部信号レベルを有する外部
／ＷＥ信号を、内部信号レベルを有する通常モード用内
部／ＷＥ信号に変換して通常モード用クロックバッファ
アンプ２ａ及び特殊モード用クロックバッファアンプ２
ｂに出力する。またさらに、外部／ＯＥ信号は、通常モ
ード用入力バッファアンプ７−４に入力され、入力バッ
ファアンプ７−４は、入力される外部信号レベルを有す
る外部／ＯＥ信号を、内部信号レベルを有する通常モー
ド用内部／ＯＥ信号に変換して通常モード用クロックバ
ッファアンプ２ａ及び特殊モード用クロックバッファア
ンプ２ｂに出力する。
入力バッファアンプ７−３に入力され、入力バッファア
ンプ７−３は、入力される外部信号レベルを有する外部
／ＷＥ信号を、内部信号レベルを有する通常モード用内
部／ＷＥ信号に変換して通常モード用クロックバッファ
アンプ２ａ及び特殊モード用クロックバッファアンプ２
ｂに出力する。またさらに、外部／ＯＥ信号は、通常モ
ード用入力バッファアンプ７−４に入力され、入力バッ
ファアンプ７−４は、入力される外部信号レベルを有す
る外部／ＯＥ信号を、内部信号レベルを有する通常モー
ド用内部／ＯＥ信号に変換して通常モード用クロックバ
ッファアンプ２ａ及び特殊モード用クロックバッファア
ンプ２ｂに出力する。
【００４２】通常モード用クロックバッファアンプ２ａ
は、入力される内部クロック信号に基づいて通常モード
用の基本クロック信号を発生してクロック発生器３に出
力する。また、特殊モード用クロックバッファアンプ２
ｂは、入力される内部クロック信号に基づいて特殊モー
ド用の基本クロック信号を発生してクロック発生器３に
出力する。さらに、クロック発生器３は、入力される基
本クロック信号を、各種の制御クロック信号に変換し
て、当該制御クロック信号を用いて、それぞれ図１７の
ＤＲＡＭに図示された、行デコーダ２１−１乃至２１−
４、列デコーダ２２−１乃至２２−４、センスリフレッ
シュアンプ、入出力コントローラ２３−１乃至２３−４
及び内蔵テストコントローラ（図示せず。）に対して所
定の制御処理を実行する。ここで、各種の制御クロック
信号は、図１に示すように、行アドレス制御信号と、列
アドレス制御信号と、書き込み及び読み出し制御信号
と、リフレッシュモード制御信号と、テストモード制御
信号とを含む。
は、入力される内部クロック信号に基づいて通常モード
用の基本クロック信号を発生してクロック発生器３に出
力する。また、特殊モード用クロックバッファアンプ２
ｂは、入力される内部クロック信号に基づいて特殊モー
ド用の基本クロック信号を発生してクロック発生器３に
出力する。さらに、クロック発生器３は、入力される基
本クロック信号を、各種の制御クロック信号に変換し
て、当該制御クロック信号を用いて、それぞれ図１７の
ＤＲＡＭに図示された、行デコーダ２１−１乃至２１−
４、列デコーダ２２−１乃至２２−４、センスリフレッ
シュアンプ、入出力コントローラ２３−１乃至２３−４
及び内蔵テストコントローラ（図示せず。）に対して所
定の制御処理を実行する。ここで、各種の制御クロック
信号は、図１に示すように、行アドレス制御信号と、列
アドレス制御信号と、書き込み及び読み出し制御信号
と、リフレッシュモード制御信号と、テストモード制御
信号とを含む。
【００４３】図１３は、実施の形態で用いる通常モード
用入力バッファアンプ７の構成を示す回路図である。図
１３に示すように、通常モード用入力バッファアンプ７
は、５つのＭＯＳ型電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴという。）ＴＲ１乃至ＴＲ５と、インバータＩ
ＮＶ１１とを備えて構成される。
用入力バッファアンプ７の構成を示す回路図である。図
１３に示すように、通常モード用入力バッファアンプ７
は、５つのＭＯＳ型電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴという。）ＴＲ１乃至ＴＲ５と、インバータＩ
ＮＶ１１とを備えて構成される。
【００４４】図１３において、外部クロック信号はＰチ
ャンネルＭＯＳＦＥＴＴＲ１のゲート及びソース接地の
ＮチャンネルＭＯＳＦＥＴＴＲ２のゲートに入力され、
当該ＤＲＡＭがスタンバイ状態のときに消費電流を軽減
するためにパワーオンのときにハイレベルとなるインタ
ーロック信号はＰチャンネルＭＯＳＦＥＴＴＲ３のゲー
ト及びソース接地のＮチャンネルＭＯＳＦＥＴＴＲ４の
ゲートに入力される。また、ＭＯＳＦＥＴＴＲ１のソー
スは直流電圧源Ｖｄｄに接続され、ＭＯＳＦＥＴＴＲ１
のドレインはＰＭＯＳＦＥＴＴＲ３のソースに接続され
る。さらに、ＭＯＳＦＥＴＴＲ３のドレインは、ＭＯＳ
ＦＥＴＴＲ２のドレイン、ＭＯＳＦＥＴＴＲ４のソー
ス、ＰチャンネルＭＯＳＦＥＴＴＲ５のドレイン及びイ
ンバータＩＮＶ１１の入力端子に接続され、ＭＯＳＦＥ
ＴＴＲ５のソースは直流電圧源Ｖｄｄに接続される。ま
た、インバータＩＮＶ１１から出力される内部クロック
信号はＭＯＳＦＥＴＴＲ５のゲートにも入力される。
ャンネルＭＯＳＦＥＴＴＲ１のゲート及びソース接地の
ＮチャンネルＭＯＳＦＥＴＴＲ２のゲートに入力され、
当該ＤＲＡＭがスタンバイ状態のときに消費電流を軽減
するためにパワーオンのときにハイレベルとなるインタ
ーロック信号はＰチャンネルＭＯＳＦＥＴＴＲ３のゲー
ト及びソース接地のＮチャンネルＭＯＳＦＥＴＴＲ４の
ゲートに入力される。また、ＭＯＳＦＥＴＴＲ１のソー
スは直流電圧源Ｖｄｄに接続され、ＭＯＳＦＥＴＴＲ１
のドレインはＰＭＯＳＦＥＴＴＲ３のソースに接続され
る。さらに、ＭＯＳＦＥＴＴＲ３のドレインは、ＭＯＳ
ＦＥＴＴＲ２のドレイン、ＭＯＳＦＥＴＴＲ４のソー
ス、ＰチャンネルＭＯＳＦＥＴＴＲ５のドレイン及びイ
ンバータＩＮＶ１１の入力端子に接続され、ＭＯＳＦＥ
ＴＴＲ５のソースは直流電圧源Ｖｄｄに接続される。ま
た、インバータＩＮＶ１１から出力される内部クロック
信号はＭＯＳＦＥＴＴＲ５のゲートにも入力される。
【００４５】以上のように構成された通常モード用入力
バッファアンプ７は、公知の一般的なＮＯＲ型入力バッ
ファアンプ回路である。外部クロック信号はローレベル
でアクティブ状態と規定されているので、ＮＯＲ型の入
力初段を持つことが一般的である。また、入力初段はレ
ベル変換を行い、次段は波形整形及び駆動力の向上を行
う。入力初段のレベル変換について説明すると、例えば
外部クロック信号のハイレベル及びローレベルをそれぞ
れ２．０Ｖ、０．８Ｖとし、当該ＤＲＡＭの動作電源電
圧を３．３Ｖとした場合、外部クロック信号及び内部ク
ロック信号の各論理しきい値レベルはそれぞれ１．４
Ｖ、１．６５Ｖであり、互いに異なる。この違いは入力
初段のプルアップ及びプルダウンの電流比を外部クロッ
ク信号の論理しきい値レベルに合わせて最適化する。こ
れにより、外部クロック信号のハイレベル及びローレベ
ルを内部の動作電源電圧のレベルのローレベル及びハイ
レベルに変換する。また、外部クロック信号においてハ
イレベル及びローレベルが確定していてもその振幅が小
さいため、入力初段のトランジスタを十分にカットオフ
できないために、常時貫通電流が流れることになる。そ
のため、ＤＲＡＭがスタンドバイ状態のときの省電流対
策でインターロック信号を入力している。
バッファアンプ７は、公知の一般的なＮＯＲ型入力バッ
ファアンプ回路である。外部クロック信号はローレベル
でアクティブ状態と規定されているので、ＮＯＲ型の入
力初段を持つことが一般的である。また、入力初段はレ
ベル変換を行い、次段は波形整形及び駆動力の向上を行
う。入力初段のレベル変換について説明すると、例えば
外部クロック信号のハイレベル及びローレベルをそれぞ
れ２．０Ｖ、０．８Ｖとし、当該ＤＲＡＭの動作電源電
圧を３．３Ｖとした場合、外部クロック信号及び内部ク
ロック信号の各論理しきい値レベルはそれぞれ１．４
Ｖ、１．６５Ｖであり、互いに異なる。この違いは入力
初段のプルアップ及びプルダウンの電流比を外部クロッ
ク信号の論理しきい値レベルに合わせて最適化する。こ
れにより、外部クロック信号のハイレベル及びローレベ
ルを内部の動作電源電圧のレベルのローレベル及びハイ
レベルに変換する。また、外部クロック信号においてハ
イレベル及びローレベルが確定していてもその振幅が小
さいため、入力初段のトランジスタを十分にカットオフ
できないために、常時貫通電流が流れることになる。そ
のため、ＤＲＡＭがスタンドバイ状態のときの省電流対
策でインターロック信号を入力している。
【００４６】図１４は、実施の形態で用いる特殊モード
用入力バッファアンプ８の構成を示す回路図である。図
１４に示すように、特殊モード用入力バッファアンプ８
は、５つのＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４及びＴＲ
５と、インバータＩＮＶ１１とを備えて構成され、ここ
で、図１３のＭＯＳＦＥＴＴＲ１乃至ＴＲ４は図１４の
ＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４に対応し、特殊モー
ド用入力バッファアンプ８は、通常モード用入力バッフ
ァアンプ７と同様の回路構成を有する。しかしながら、
当該特殊モード用入力バッファアンプ８においては、Ｍ
ＯＳＦＥＴＴＲ１１乃至ＴＲ１４のゲート長Ｌを図１３
のＭＯＳＦＥＴＴＲ１乃至ＴＲ４のそれに比較して長く
することにより、直流電圧源ＶｄｄからＭＯＳＦＥＴＴ
Ｒ１１及びＴＲ１３を介してＭＯＳＦＥＴＴＲ１２及び
ＴＲ１４に流れるドレイン電流Ｉｄ２を、図１３の対応
するドレイン電流Ｉｄ１よりも小さくしている。
用入力バッファアンプ８の構成を示す回路図である。図
１４に示すように、特殊モード用入力バッファアンプ８
は、５つのＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４及びＴＲ
５と、インバータＩＮＶ１１とを備えて構成され、ここ
で、図１３のＭＯＳＦＥＴＴＲ１乃至ＴＲ４は図１４の
ＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４に対応し、特殊モー
ド用入力バッファアンプ８は、通常モード用入力バッフ
ァアンプ７と同様の回路構成を有する。しかしながら、
当該特殊モード用入力バッファアンプ８においては、Ｍ
ＯＳＦＥＴＴＲ１１乃至ＴＲ１４のゲート長Ｌを図１３
のＭＯＳＦＥＴＴＲ１乃至ＴＲ４のそれに比較して長く
することにより、直流電圧源ＶｄｄからＭＯＳＦＥＴＴ
Ｒ１１及びＴＲ１３を介してＭＯＳＦＥＴＴＲ１２及び
ＴＲ１４に流れるドレイン電流Ｉｄ２を、図１３の対応
するドレイン電流Ｉｄ１よりも小さくしている。
【００４７】すなわち、入力初段の電流を絞り、外部ク
ロック信号のレベルの遷移に対する時間応答特性を下げ
ることにより、外部クロック信号に重畳されるノイズの
影響を少なくする。時間応答特性又は感度は、上述のよ
うに、ＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４のゲート長Ｌ
を長くしてドレイン電流Ｉｄ２を、図１３のドレイン電
流Ｉｄ１よりも減らすことにより下げることができる。
ここで入力初段のプルアップとプルダウンの電流比は変
わらないように設定される。
ロック信号のレベルの遷移に対する時間応答特性を下げ
ることにより、外部クロック信号に重畳されるノイズの
影響を少なくする。時間応答特性又は感度は、上述のよ
うに、ＭＯＳＦＥＴＴＲ１１乃至ＴＲ１４のゲート長Ｌ
を長くしてドレイン電流Ｉｄ２を、図１３のドレイン電
流Ｉｄ１よりも減らすことにより下げることができる。
ここで入力初段のプルアップとプルダウンの電流比は変
わらないように設定される。
【００４８】図１５は、図１３の通常モード用入力バッ
ファアンプ７における入力電圧に対する出力電圧の時間
応答特性、及び図１４の特殊モード用入力バッファアン
プ８における入力電圧に対する出力電圧の時間応答特性
を示す特性図である。図１５に示すように、立ち上がり
の入力電圧に対して、通常モード用入力バッファアンプ
７はほとんどリアルタイムに立ち下がっているが、特殊
モード用入力バッファアンプ８は、立ち上がりの入力電
圧に対して、通常モード用入力バッファアンプ７の特性
に比較して遅延して立ち下がっており、すなわち、緩や
かに立ち下がる時間応答特性を有し、言い換えれば、時
間応答特性又は感度が悪い。また、立ち下がりの入力電
圧についても同様である。従って、特殊モード用入力バ
ッファアンプ８は通常モード用入力バッファアンプ７に
比較して、入力信号の変化に対して緩やかに変化する時
間応答特性を有するので、外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。
ファアンプ７における入力電圧に対する出力電圧の時間
応答特性、及び図１４の特殊モード用入力バッファアン
プ８における入力電圧に対する出力電圧の時間応答特性
を示す特性図である。図１５に示すように、立ち上がり
の入力電圧に対して、通常モード用入力バッファアンプ
７はほとんどリアルタイムに立ち下がっているが、特殊
モード用入力バッファアンプ８は、立ち上がりの入力電
圧に対して、通常モード用入力バッファアンプ７の特性
に比較して遅延して立ち下がっており、すなわち、緩や
かに立ち下がる時間応答特性を有し、言い換えれば、時
間応答特性又は感度が悪い。また、立ち下がりの入力電
圧についても同様である。従って、特殊モード用入力バ
ッファアンプ８は通常モード用入力バッファアンプ７に
比較して、入力信号の変化に対して緩やかに変化する時
間応答特性を有するので、外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。
【００４９】以上説明したように、実施の形態１に係る
制御クロック信号発生回路１ａによれば、通常モード用
入力バッファアンプ７−１乃至７−４に比較して、入力
信号の変化に対して緩やかに変化する時間応答特性を有
し、特殊モード用内部／ＲＡＳ信号及び特殊モード用内
部／ＣＡＳ信号を発生する特殊モード用入力バッファア
ンプ８−１，８−２を設けたので、外部／ＲＡＳ信号や
外部／ＣＡＳ信号などの外部クロック信号に重畳させる
ノイズを遅延しかつ減少させて、そのノイズの影響を大
幅に軽減させることができる。これにより、外部クロッ
ク信号に重畳されるノイズによる誤動作、特に、読み出
しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
制御クロック信号発生回路１ａによれば、通常モード用
入力バッファアンプ７−１乃至７−４に比較して、入力
信号の変化に対して緩やかに変化する時間応答特性を有
し、特殊モード用内部／ＲＡＳ信号及び特殊モード用内
部／ＣＡＳ信号を発生する特殊モード用入力バッファア
ンプ８−１，８−２を設けたので、外部／ＲＡＳ信号や
外部／ＣＡＳ信号などの外部クロック信号に重畳させる
ノイズを遅延しかつ減少させて、そのノイズの影響を大
幅に軽減させることができる。これにより、外部クロッ
ク信号に重畳されるノイズによる誤動作、特に、読み出
しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
【００５０】実施の形態２．図２は、本発明に係る実施
の形態２であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｂの構成を示すブロック図であ
る。この実施の形態２の制御クロック信号発生回路１ｂ
は、図２に示すように、図１の制御クロック信号発生回
路１ａに比較して、通常モード用入力バッファアンプ７
−１乃至７−４に比較して、入力信号の変化に対して緩
やかに変化する時間応答特性を有し、外部／ＷＥ信号に
応答して特殊モード用内部／ＷＥ信号を発生して特殊モ
ード用クロックバッファアンプ２ｂに出力する特殊モー
ド用入力バッファアンプ８−３をさらに設けたことを特
徴としている。従って、外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号及び外部／ＷＥ信号などの外部クロック信号に重
畳させるノイズを遅延しかつ減少させて、そのノイズの
影響を大幅に軽減させることができる。これにより、外
部クロック信号に重畳されるノイズによる誤動作、特
に、読み出しや書き込み動作等の通常モードの動作を途
中で中断（非正常終了）させてしまうような特殊モード
へのエントリーを緩和、あるいは防止できる。
の形態２であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｂの構成を示すブロック図であ
る。この実施の形態２の制御クロック信号発生回路１ｂ
は、図２に示すように、図１の制御クロック信号発生回
路１ａに比較して、通常モード用入力バッファアンプ７
−１乃至７−４に比較して、入力信号の変化に対して緩
やかに変化する時間応答特性を有し、外部／ＷＥ信号に
応答して特殊モード用内部／ＷＥ信号を発生して特殊モ
ード用クロックバッファアンプ２ｂに出力する特殊モー
ド用入力バッファアンプ８−３をさらに設けたことを特
徴としている。従って、外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号及び外部／ＷＥ信号などの外部クロック信号に重
畳させるノイズを遅延しかつ減少させて、そのノイズの
影響を大幅に軽減させることができる。これにより、外
部クロック信号に重畳されるノイズによる誤動作、特
に、読み出しや書き込み動作等の通常モードの動作を途
中で中断（非正常終了）させてしまうような特殊モード
へのエントリーを緩和、あるいは防止できる。
【００５１】実施の形態３．図３は、本発明に係る実施
の形態３であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｃの構成を示すブロック図であ
る。この実施の形態３の制御クロック信号発生回路１ｃ
は、図３に示すように、図２の制御クロック信号発生回
路１ｂに比較して、通常モード用入力バッファアンプ７
−１乃至７−４に比較して、入力信号の変化に対して緩
やかに変化する時間応答特性を有し、外部／ＯＥ信号に
応答して特殊モード用内部／ＯＥ信号を発生して特殊モ
ード用クロックバッファアンプ２ｂに出力する特殊モー
ド用入力バッファアンプ８−４をさらに設けたことを特
徴としている。従って、外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号、外部／ＷＥ信及び外部／ＯＥ信号号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
の形態３であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｃの構成を示すブロック図であ
る。この実施の形態３の制御クロック信号発生回路１ｃ
は、図３に示すように、図２の制御クロック信号発生回
路１ｂに比較して、通常モード用入力バッファアンプ７
−１乃至７−４に比較して、入力信号の変化に対して緩
やかに変化する時間応答特性を有し、外部／ＯＥ信号に
応答して特殊モード用内部／ＯＥ信号を発生して特殊モ
ード用クロックバッファアンプ２ｂに出力する特殊モー
ド用入力バッファアンプ８−４をさらに設けたことを特
徴としている。従って、外部／ＲＡＳ信号、外部／ＣＡ
Ｓ信号、外部／ＷＥ信及び外部／ＯＥ信号号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
【００５２】実施の形態４．図４は、本発明に係る実施
の形態４であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｄの構成を示すブロック図であ
る。この実施の形態４の制御クロック信号発生回路１ｄ
は、図１８に図示した従来例の制御クロック信号発生回
路１に比較して以下の点が異なる。 （１）クロックバッファアンプ２は、実施の形態１と同
様に、通常モード用の基本クロック信号を発生するため
の通常モード用クロックバッファアンプ２ａと、特殊モ
ード用の基本クロック信号を発生するための特殊モード
用クロックバッファアンプ２ｂとに分割したこと、及び
（２）入力される外部クロック信号に重畳されるノイズ
を除去するためのノイズフィルタ９−１，９−２をそれ
ぞれ、入力バッファアンプ７−１，７−２の後段であっ
て、内部／ＲＡＳ信号及び内部／ＣＡＳ信号に対して設
けたこと。以下、従来例及び実施の形態１との相違点に
ついて説明する。
の形態４であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｄの構成を示すブロック図であ
る。この実施の形態４の制御クロック信号発生回路１ｄ
は、図１８に図示した従来例の制御クロック信号発生回
路１に比較して以下の点が異なる。 （１）クロックバッファアンプ２は、実施の形態１と同
様に、通常モード用の基本クロック信号を発生するため
の通常モード用クロックバッファアンプ２ａと、特殊モ
ード用の基本クロック信号を発生するための特殊モード
用クロックバッファアンプ２ｂとに分割したこと、及び
（２）入力される外部クロック信号に重畳されるノイズ
を除去するためのノイズフィルタ９−１，９−２をそれ
ぞれ、入力バッファアンプ７−１，７−２の後段であっ
て、内部／ＲＡＳ信号及び内部／ＣＡＳ信号に対して設
けたこと。以下、従来例及び実施の形態１との相違点に
ついて説明する。
【００５３】図４において、入力バッファアンプ７−１
は、入力される外部信号レベルを有する外部／ＲＡＳ信
号を、内部信号レベルを有する通常モード用内部／ＲＡ
Ｓ信号に変換して通常モード用クロックバッファアンプ
２ａ及びノイズフィルタ９−１に出力する。ノイズフィ
ルタ９−１は入力される通常モード用内部／ＲＡＳ信号
に重畳されるノイズを除去した後、ノイズ除去後の信号
を特殊モード用内部／ＲＡＳ信号として特殊モード用ク
ロックバッファアンプ２ｂに出力する。また、入力バッ
ファアンプ７−２は、入力される外部信号レベルを有す
る外部／ＲＡＳ信号を、内部信号レベルを有する通常モ
ード用内部／ＲＡＳ信号に変換して通常モード用クロッ
クバッファアンプ２ａ及びノイズフィルタ９−２に出力
する。ノイズフィルタ９−２は入力される通常モード用
内部／ＣＡＳ信号に重畳されるノイズを除去した後、ノ
イズ除去後の信号を特殊モード用内部／ＣＡＳ信号とし
て特殊モード用クロックバッファアンプ２ｂに出力す
る。
は、入力される外部信号レベルを有する外部／ＲＡＳ信
号を、内部信号レベルを有する通常モード用内部／ＲＡ
Ｓ信号に変換して通常モード用クロックバッファアンプ
２ａ及びノイズフィルタ９−１に出力する。ノイズフィ
ルタ９−１は入力される通常モード用内部／ＲＡＳ信号
に重畳されるノイズを除去した後、ノイズ除去後の信号
を特殊モード用内部／ＲＡＳ信号として特殊モード用ク
ロックバッファアンプ２ｂに出力する。また、入力バッ
ファアンプ７−２は、入力される外部信号レベルを有す
る外部／ＲＡＳ信号を、内部信号レベルを有する通常モ
ード用内部／ＲＡＳ信号に変換して通常モード用クロッ
クバッファアンプ２ａ及びノイズフィルタ９−２に出力
する。ノイズフィルタ９−２は入力される通常モード用
内部／ＣＡＳ信号に重畳されるノイズを除去した後、ノ
イズ除去後の信号を特殊モード用内部／ＣＡＳ信号とし
て特殊モード用クロックバッファアンプ２ｂに出力す
る。
【００５４】図１６は、実施の形態で用いるノイズフィ
ルタ９の構成を示す回路図である。ノイズフィル９は、
２つのインバータＩＮＶ２１，ＩＮＶ２２と、ＰＭＯＳ
ＦＥＴＴＲ２１と、ゲート接地のＮチャンネルＭＯＳＦ
ＥＴＴＲ２２とを備えて構成される。図１６において、
入力信号は２つのインバータＩＮＶ２１及びＩＮＶ２２
を介して出力信号として出力される。２つのインバータ
ＩＮＶ２１及びＩＮＶ２２の接続点は、ＭＯＳＦＥＴＴ
Ｒ２１のソース及びドレインに接続されるとともに、Ｍ
ＯＳＦＥＴＴＲ２２のソース及びドレインに接続され
る。また、ＭＯＳＦＥＴＴＲ２１のゲートは直流電圧源
Ｖｄｄに接続される。ここで、各ＭＯＳＦＥＴＴＲ２１
及びＴＲ２２はそれぞれ、いわゆるＭＯＳキャパシタを
構成しており、２つのインバータＩＮＶ２１及びＩＮＶ
２２の接続点を通過する信号の時間応答特性を緩やかに
変化させる。従って、ノイズフィルタ９は、入力信号の
立ち上がりエッジに遅延して緩やかに立ち上がる一方、
立ち下がりエッジに遅延して緩やかに立ち下がるような
時間応答特性を有する。すなわち、ノイズフィルタ９
は、入力信号の変化に対して緩やかに変化する時間応答
特性を有する。従って、ノイズフィルタ９により、外部
クロック信号にそれぞれ重畳され、正の電圧方向に変化
して重畳するポジティブノイズと、負の電圧方向に変化
して重畳するネガティブノイズの両方のノイズを除去す
ることができる。
ルタ９の構成を示す回路図である。ノイズフィル９は、
２つのインバータＩＮＶ２１，ＩＮＶ２２と、ＰＭＯＳ
ＦＥＴＴＲ２１と、ゲート接地のＮチャンネルＭＯＳＦ
ＥＴＴＲ２２とを備えて構成される。図１６において、
入力信号は２つのインバータＩＮＶ２１及びＩＮＶ２２
を介して出力信号として出力される。２つのインバータ
ＩＮＶ２１及びＩＮＶ２２の接続点は、ＭＯＳＦＥＴＴ
Ｒ２１のソース及びドレインに接続されるとともに、Ｍ
ＯＳＦＥＴＴＲ２２のソース及びドレインに接続され
る。また、ＭＯＳＦＥＴＴＲ２１のゲートは直流電圧源
Ｖｄｄに接続される。ここで、各ＭＯＳＦＥＴＴＲ２１
及びＴＲ２２はそれぞれ、いわゆるＭＯＳキャパシタを
構成しており、２つのインバータＩＮＶ２１及びＩＮＶ
２２の接続点を通過する信号の時間応答特性を緩やかに
変化させる。従って、ノイズフィルタ９は、入力信号の
立ち上がりエッジに遅延して緩やかに立ち上がる一方、
立ち下がりエッジに遅延して緩やかに立ち下がるような
時間応答特性を有する。すなわち、ノイズフィルタ９
は、入力信号の変化に対して緩やかに変化する時間応答
特性を有する。従って、ノイズフィルタ９により、外部
クロック信号にそれぞれ重畳され、正の電圧方向に変化
して重畳するポジティブノイズと、負の電圧方向に変化
して重畳するネガティブノイズの両方のノイズを除去す
ることができる。
【００５５】以上説明したように、実施の形態４に係る
制御クロック信号発生回路１ｄによれば、入力信号の変
化に対して緩やかに変化する時間応答特性を有し、通常
モード用内部／ＲＡＳ信号及び通常モード用内部／ＣＡ
Ｓ信号に応答してそれぞれ特殊モード用内部／ＲＡＳ信
号及び特殊モード用内部／ＣＡＳ信号を発生するノイズ
フィルタ９−１，９−２を設けたので、外部／ＲＡＳ信
号や外部／ＣＡＳ信号などの外部クロック信号に重畳さ
せるノイズを遅延しかつ減少させて、そのノイズの影響
を大幅に軽減させることができる。これにより、外部ク
ロック信号に重畳されるノイズによる誤動作、特に、読
み出しや書き込み動作等の通常モードの動作を途中で中
断（非正常終了）させてしまうような特殊モードへのエ
ントリーを緩和、あるいは防止できる。
制御クロック信号発生回路１ｄによれば、入力信号の変
化に対して緩やかに変化する時間応答特性を有し、通常
モード用内部／ＲＡＳ信号及び通常モード用内部／ＣＡ
Ｓ信号に応答してそれぞれ特殊モード用内部／ＲＡＳ信
号及び特殊モード用内部／ＣＡＳ信号を発生するノイズ
フィルタ９−１，９−２を設けたので、外部／ＲＡＳ信
号や外部／ＣＡＳ信号などの外部クロック信号に重畳さ
せるノイズを遅延しかつ減少させて、そのノイズの影響
を大幅に軽減させることができる。これにより、外部ク
ロック信号に重畳されるノイズによる誤動作、特に、読
み出しや書き込み動作等の通常モードの動作を途中で中
断（非正常終了）させてしまうような特殊モードへのエ
ントリーを緩和、あるいは防止できる。
【００５６】実施の形態５．図５は、本発明に係る実施
の形態５であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｅの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｅ
は、図５に示すように、図４の制御クロック信号発生回
路１ｄに比較して、入力信号の変化に対して緩やかに変
化する時間応答特性を有し、入力バッファアンプ７−３
から出力される通常モード用内部／ＷＥ信号に応答して
特殊モード用内部／ＷＥ信号を発生するノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信
号などの外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。
の形態５であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｅの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｅ
は、図５に示すように、図４の制御クロック信号発生回
路１ｄに比較して、入力信号の変化に対して緩やかに変
化する時間応答特性を有し、入力バッファアンプ７−３
から出力される通常モード用内部／ＷＥ信号に応答して
特殊モード用内部／ＷＥ信号を発生するノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信
号などの外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。
【００５７】実施の形態６．図６は、本発明に係る実施
の形態６であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｆの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｆ
は、図６に示すように、図５の制御クロック信号発生回
路１ｅに比較して、入力信号の変化に対して緩やかに変
化する時間応答特性を有し、入力バッファアンプ７−４
から出力される通常モード用内部／ＯＥ信号に応答して
特殊モード用内部／ＯＥ信号を発生するノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号
及び外部／ＯＥ信号などの外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。これにより、外部クロ
ック信号に重畳されるノイズによる誤動作、特に、読み
出しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
の形態６であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｆの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｆ
は、図６に示すように、図５の制御クロック信号発生回
路１ｅに比較して、入力信号の変化に対して緩やかに変
化する時間応答特性を有し、入力バッファアンプ７−４
から出力される通常モード用内部／ＯＥ信号に応答して
特殊モード用内部／ＯＥ信号を発生するノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号
及び外部／ＯＥ信号などの外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。これにより、外部クロ
ック信号に重畳されるノイズによる誤動作、特に、読み
出しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
【００５８】実施の形態７．図７は、本発明に係る実施
の形態７であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｇの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｇ
は、図７に示すように、外部／ＲＡＳ信号に対して図１
の実施の形態１に係る入力バッファアンプ７−１及び８
−１を設ける一方、外部／ＣＡＳ信号に対して図４の実
施の形態４に係る入力バッファアンプ７−２及びノイズ
フィルタ９−２を設けたことを特徴としている。従っ
て、外部／ＲＡＳ信号及び外部／ＣＡＳ信号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
の形態７であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｇの構成を示すブロック図であ
る。この実施の形態５の制御クロック信号発生回路１ｇ
は、図７に示すように、外部／ＲＡＳ信号に対して図１
の実施の形態１に係る入力バッファアンプ７−１及び８
−１を設ける一方、外部／ＣＡＳ信号に対して図４の実
施の形態４に係る入力バッファアンプ７−２及びノイズ
フィルタ９−２を設けたことを特徴としている。従っ
て、外部／ＲＡＳ信号及び外部／ＣＡＳ信号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
【００５９】実施の形態８．図８は、本発明に係る実施
の形態８であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｈの構成を示すブロック図であ
る。この実施の形態８の制御クロック信号発生回路１ｈ
は、図８に示すように、外部／ＲＡＳ信号に対して図４
の実施の形態４に係る入力バッファアンプ７−１及びノ
イズフィルタ９−１を設ける一方、外部／ＣＡＳ信号に
対して図１の実施の形態１に係る入力バッファアンプ７
−２及び８−２を設けたことを特徴としている。従っ
て、外部／ＲＡＳ信号及び外部／ＣＡＳ信号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
の形態８であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｈの構成を示すブロック図であ
る。この実施の形態８の制御クロック信号発生回路１ｈ
は、図８に示すように、外部／ＲＡＳ信号に対して図４
の実施の形態４に係る入力バッファアンプ７−１及びノ
イズフィルタ９−１を設ける一方、外部／ＣＡＳ信号に
対して図１の実施の形態１に係る入力バッファアンプ７
−２及び８−２を設けたことを特徴としている。従っ
て、外部／ＲＡＳ信号及び外部／ＣＡＳ信号などの外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。
【００６０】実施の形態９．図９は、本発明に係る実施
の形態９であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｉの構成を示すブロック図であ
る。この実施の形態９の制御クロック信号発生回路１ｉ
は、図９に示すように、図１の実施の形態１に係る制御
クロック信号発生回路１ａの構成に加えて、外部／ＷＥ
信号に対して図４の実施の形態４に係るノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信
号などの外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。
の形態９であるクロック非同期型ＤＲＡＭのための制御
クロック信号発生回路１ｉの構成を示すブロック図であ
る。この実施の形態９の制御クロック信号発生回路１ｉ
は、図９に示すように、図１の実施の形態１に係る制御
クロック信号発生回路１ａの構成に加えて、外部／ＷＥ
信号に対して図４の実施の形態４に係るノイズフィルタ
９−３をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信
号などの外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。
【００６１】実施の形態１０．図１０は、本発明に係る
実施の形態１０であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｊの構成を示すブロック
図である。この実施の形態１０の制御クロック信号発生
回路１ｊは、図１０に示すように、図１の実施の形態４
に係る制御クロック信号発生回路１ｄの構成に加えて、
外部／ＷＥ信号に対して図２の実施の形態２に係る特殊
モード用入力バッファアンプ８−３をさらに設けたこと
を特徴としている。従って、外部／ＲＡＳ信号、外部／
ＣＡＳ信号及び外部／ＷＥ信号などの外部クロック信号
に重畳させるノイズを遅延しかつ減少させて、そのノイ
ズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
実施の形態１０であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｊの構成を示すブロック
図である。この実施の形態１０の制御クロック信号発生
回路１ｊは、図１０に示すように、図１の実施の形態４
に係る制御クロック信号発生回路１ｄの構成に加えて、
外部／ＷＥ信号に対して図２の実施の形態２に係る特殊
モード用入力バッファアンプ８−３をさらに設けたこと
を特徴としている。従って、外部／ＲＡＳ信号、外部／
ＣＡＳ信号及び外部／ＷＥ信号などの外部クロック信号
に重畳させるノイズを遅延しかつ減少させて、そのノイ
ズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
【００６２】実施の形態１１．図１１は、本発明に係る
実施の形態１１であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｋの構成を示すブロック
図である。この実施の形態１１の制御クロック信号発生
回路１ｋは、図１１に示すように、図１の実施の形態１
に係る制御クロック信号発生回路１ａの構成に加えて、
外部／ＷＥ信号に対して図６の実施の形態６に係るノイ
ズフィルタ９−３をさらに設けるとともに、外部／ＯＥ
信号に対して図６の実施の形態６に係るノイズフィルタ
９−４をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号
及び外部／ＯＥ信号などの外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。これにより、外部クロ
ック信号に重畳されるノイズによる誤動作、特に、読み
出しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
実施の形態１１であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｋの構成を示すブロック
図である。この実施の形態１１の制御クロック信号発生
回路１ｋは、図１１に示すように、図１の実施の形態１
に係る制御クロック信号発生回路１ａの構成に加えて、
外部／ＷＥ信号に対して図６の実施の形態６に係るノイ
ズフィルタ９−３をさらに設けるとともに、外部／ＯＥ
信号に対して図６の実施の形態６に係るノイズフィルタ
９−４をさらに設けたことを特徴としている。従って、
外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号
及び外部／ＯＥ信号などの外部クロック信号に重畳させ
るノイズを遅延しかつ減少させて、そのノイズの影響を
大幅に軽減させることができる。これにより、外部クロ
ック信号に重畳されるノイズによる誤動作、特に、読み
出しや書き込み動作等の通常モードの動作を途中で中断
（非正常終了）させてしまうような特殊モードへのエン
トリーを緩和、あるいは防止できる。
【００６３】実施の形態１２．図１２は、本発明に係る
実施の形態１２であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｌの構成を示すブロック
図である。この実施の形態１２の制御クロック信号発生
回路１ｌは、図１２に示すように、図４の実施の形態４
に係る制御クロック信号発生回路１ｄの構成に加えて、
外部／ＷＥ信号に対して図３の実施の形態３に係る特殊
モード用入力バッファアンプ８−３をさらに設けるとと
もに、外部／ＯＥ信号に対して図３の実施の形態３に係
る特殊モード用入力バッファアンプ８−４をさらに設け
たことを特徴としている。従って、外部／ＲＡＳ信号、
外部／ＣＡＳ信号、外部／ＷＥ信号及び外部／ＯＥ信号
などの外部クロック信号に重畳させるノイズを遅延しか
つ減少させて、そのノイズの影響を大幅に軽減させるこ
とができる。これにより、外部クロック信号に重畳され
るノイズによる誤動作、特に、読み出しや書き込み動作
等の通常モードの動作を途中で中断（非正常終了）させ
てしまうような特殊モードへのエントリーを緩和、ある
いは防止できる。
実施の形態１２であるクロック非同期型ＤＲＡＭのため
の制御クロック信号発生回路１ｌの構成を示すブロック
図である。この実施の形態１２の制御クロック信号発生
回路１ｌは、図１２に示すように、図４の実施の形態４
に係る制御クロック信号発生回路１ｄの構成に加えて、
外部／ＷＥ信号に対して図３の実施の形態３に係る特殊
モード用入力バッファアンプ８−３をさらに設けるとと
もに、外部／ＯＥ信号に対して図３の実施の形態３に係
る特殊モード用入力バッファアンプ８−４をさらに設け
たことを特徴としている。従って、外部／ＲＡＳ信号、
外部／ＣＡＳ信号、外部／ＷＥ信号及び外部／ＯＥ信号
などの外部クロック信号に重畳させるノイズを遅延しか
つ減少させて、そのノイズの影響を大幅に軽減させるこ
とができる。これにより、外部クロック信号に重畳され
るノイズによる誤動作、特に、読み出しや書き込み動作
等の通常モードの動作を途中で中断（非正常終了）させ
てしまうような特殊モードへのエントリーを緩和、ある
いは防止できる。
【００６４】変形例．以上の実施の形態においては、特
殊モード用入力バッファアンプ８−１乃至８−４及び／
又はノイズフィルタ９−１乃至９−４を用いているが、
本発明はこれに限らず、複数の外部クロック信号をそれ
ぞれ、各入力バッファアンプにより、内部信号レベルを
有する複数の内部クロック信号に変換した後、変換され
た複数の内部クロック信号に基づいて半導体記憶装置の
動作を制御する制御クロック信号を発生する信号発生回
路を備えた半導体記憶装置において、入力信号の変化に
対して緩やかに変化する時間応答特性を有し、上記複数
の外部クロック信号のうちの少なくとも１つの外部クロ
ック信号に基づいて、上記半導体記憶装置におけるデー
タの読み出し動作又は書き込み動作に係わる通常モード
とは別の特殊モードのための内部クロック信号を発生す
る発生手段を備えればよい。上記発生手段は、好ましく
は、上記入力バッファアンプに設けられ、又は、上記入
力バッファアンプの後段に設けられたノイズフィルタで
あり、もしくはそれらの組み合わせである。
殊モード用入力バッファアンプ８−１乃至８−４及び／
又はノイズフィルタ９−１乃至９−４を用いているが、
本発明はこれに限らず、複数の外部クロック信号をそれ
ぞれ、各入力バッファアンプにより、内部信号レベルを
有する複数の内部クロック信号に変換した後、変換され
た複数の内部クロック信号に基づいて半導体記憶装置の
動作を制御する制御クロック信号を発生する信号発生回
路を備えた半導体記憶装置において、入力信号の変化に
対して緩やかに変化する時間応答特性を有し、上記複数
の外部クロック信号のうちの少なくとも１つの外部クロ
ック信号に基づいて、上記半導体記憶装置におけるデー
タの読み出し動作又は書き込み動作に係わる通常モード
とは別の特殊モードのための内部クロック信号を発生す
る発生手段を備えればよい。上記発生手段は、好ましく
は、上記入力バッファアンプに設けられ、又は、上記入
力バッファアンプの後段に設けられたノイズフィルタで
あり、もしくはそれらの組み合わせである。
【００６５】
【発明の効果】以上詳述したように本発明に係る半導体
記憶装置は、複数の外部クロック信号をそれぞれ、各入
力バッファアンプにより、内部信号レベルを有する複数
の内部クロック信号に変換した後、変換された複数の内
部クロック信号に基づいて半導体記憶装置の動作を制御
する制御クロック信号を発生する信号発生回路を備えた
半導体記憶装置において、入力信号の変化に対して緩や
かに変化する時間応答特性を有し、上記複数の外部クロ
ック信号のうちの少なくとも１つの外部クロック信号に
基づいて、上記半導体記憶装置におけるデータの読み出
し動作又は書き込み動作に係わる通常モードとは別の特
殊モードのための内部クロック信号を発生する発生手段
を備える。従って、外部クロック信号に重畳させるノイ
ズを遅延しかつ減少させて、そのノイズの影響を大幅に
軽減させることができる。これにより、外部クロック信
号に重畳されるノイズによる誤動作、特に、読み出しや
書き込み動作等の通常モードの動作を途中で中断（非正
常終了）させてしまうような特殊モードへのエントリー
を緩和、あるいは防止できる。
記憶装置は、複数の外部クロック信号をそれぞれ、各入
力バッファアンプにより、内部信号レベルを有する複数
の内部クロック信号に変換した後、変換された複数の内
部クロック信号に基づいて半導体記憶装置の動作を制御
する制御クロック信号を発生する信号発生回路を備えた
半導体記憶装置において、入力信号の変化に対して緩や
かに変化する時間応答特性を有し、上記複数の外部クロ
ック信号のうちの少なくとも１つの外部クロック信号に
基づいて、上記半導体記憶装置におけるデータの読み出
し動作又は書き込み動作に係わる通常モードとは別の特
殊モードのための内部クロック信号を発生する発生手段
を備える。従って、外部クロック信号に重畳させるノイ
ズを遅延しかつ減少させて、そのノイズの影響を大幅に
軽減させることができる。これにより、外部クロック信
号に重畳されるノイズによる誤動作、特に、読み出しや
書き込み動作等の通常モードの動作を途中で中断（非正
常終了）させてしまうような特殊モードへのエントリー
を緩和、あるいは防止できる。
【００６６】また、上記半導体記憶装置において、上記
発生手段は、好ましくは、上記入力バッファアンプに設
けられる。従って、外部クロック信号に重畳させるノイ
ズを遅延しかつ減少させて、そのノイズの影響を大幅に
軽減させることができる。これにより、外部クロック信
号に重畳されるノイズによる誤動作、特に、読み出しや
書き込み動作等の通常モードの動作を途中で中断（非正
常終了）させてしまうような特殊モードへのエントリー
を緩和、あるいは防止できる。
発生手段は、好ましくは、上記入力バッファアンプに設
けられる。従って、外部クロック信号に重畳させるノイ
ズを遅延しかつ減少させて、そのノイズの影響を大幅に
軽減させることができる。これにより、外部クロック信
号に重畳されるノイズによる誤動作、特に、読み出しや
書き込み動作等の通常モードの動作を途中で中断（非正
常終了）させてしまうような特殊モードへのエントリー
を緩和、あるいは防止できる。
【００６７】さらに、もしくは、上記半導体記憶装置に
おいて、上記発生手段は、好ましくは、上記入力バッフ
ァアンプの後段に設けられ、入力信号の変化を遅延させ
て出力信号として出力するノイズフィルタである。従っ
て、外部クロック信号に重畳させるノイズを遅延しかつ
減少させて、そのノイズの影響を大幅に軽減させること
ができる。これにより、外部クロック信号に重畳される
ノイズによる誤動作、特に、読み出しや書き込み動作等
の通常モードの動作を途中で中断（非正常終了）させて
しまうような特殊モードへのエントリーを緩和、あるい
は防止できる。
おいて、上記発生手段は、好ましくは、上記入力バッフ
ァアンプの後段に設けられ、入力信号の変化を遅延させ
て出力信号として出力するノイズフィルタである。従っ
て、外部クロック信号に重畳させるノイズを遅延しかつ
減少させて、そのノイズの影響を大幅に軽減させること
ができる。これにより、外部クロック信号に重畳される
ノイズによる誤動作、特に、読み出しや書き込み動作等
の通常モードの動作を途中で中断（非正常終了）させて
しまうような特殊モードへのエントリーを緩和、あるい
は防止できる。
【００６８】さらに、とって代わって、上記半導体記憶
装置において、上記発生手段は、好ましくは、上記複数
の外部クロック信号のうちの少なくとも２つの外部クロ
ック信号に対して設けられ、複数の発生手段のうちの１
つの発生手段は上記入力バッファアンプに設けられる一
方、上記複数の発生手段のうちの別の１つの発生手段は
上記入力バッファアンプの後段に設けられたノイズフィ
ルタである。従って、外部クロック信号に重畳させるノ
イズを遅延しかつ減少させて、そのノイズの影響を大幅
に軽減させることができる。これにより、外部クロック
信号に重畳されるノイズによる誤動作、特に、読み出し
や書き込み動作等の通常モードの動作を途中で中断（非
正常終了）させてしまうような特殊モードへのエントリ
ーを緩和、あるいは防止できる。また特に、上記ノイズ
フィルタにより、外部クロック信号にそれぞれ重畳さ
れ、正の電圧方向に変化して重畳するポジティブノイズ
と、負の電圧方向に変化して重畳するネガティブノイズ
の両方のノイズを除去することができる。
装置において、上記発生手段は、好ましくは、上記複数
の外部クロック信号のうちの少なくとも２つの外部クロ
ック信号に対して設けられ、複数の発生手段のうちの１
つの発生手段は上記入力バッファアンプに設けられる一
方、上記複数の発生手段のうちの別の１つの発生手段は
上記入力バッファアンプの後段に設けられたノイズフィ
ルタである。従って、外部クロック信号に重畳させるノ
イズを遅延しかつ減少させて、そのノイズの影響を大幅
に軽減させることができる。これにより、外部クロック
信号に重畳されるノイズによる誤動作、特に、読み出し
や書き込み動作等の通常モードの動作を途中で中断（非
正常終了）させてしまうような特殊モードへのエントリ
ーを緩和、あるいは防止できる。また特に、上記ノイズ
フィルタにより、外部クロック信号にそれぞれ重畳さ
れ、正の電圧方向に変化して重畳するポジティブノイズ
と、負の電圧方向に変化して重畳するネガティブノイズ
の両方のノイズを除去することができる。
【００６９】本発明の第１の態様に係る上記半導体記憶
装置において、上記複数の外部クロック信号は、好まし
くは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号とを含
み、上記発生手段は、上記外部／ＲＡＳ信号及び外部／
ＣＡＳ信号に対して設けられる。従って、外部クロック
信号に重畳させるノイズを遅延しかつ減少させて、その
ノイズの影響を大幅に軽減させることができる。これに
より、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
装置において、上記複数の外部クロック信号は、好まし
くは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号とを含
み、上記発生手段は、上記外部／ＲＡＳ信号及び外部／
ＣＡＳ信号に対して設けられる。従って、外部クロック
信号に重畳させるノイズを遅延しかつ減少させて、その
ノイズの影響を大幅に軽減させることができる。これに
より、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
【００７０】また、本発明の第２の態様に係る上記半導
体記憶装置において、上記複数の外部クロック信号は、
好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号
と、外部／ＷＥ信号とを含み、上記発生手段は、上記外
部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信号
に対して設けられる。従って、外部クロック信号に重畳
させるノイズを遅延しかつ減少させて、そのノイズの影
響を大幅に軽減させることができる。これにより、外部
クロック信号に重畳されるノイズによる誤動作、特に、
読み出しや書き込み動作等の通常モードの動作を途中で
中断（非正常終了）させてしまうような特殊モードへの
エントリーを緩和、あるいは防止できる。
体記憶装置において、上記複数の外部クロック信号は、
好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信号
と、外部／ＷＥ信号とを含み、上記発生手段は、上記外
部／ＲＡＳ信号、外部／ＣＡＳ信号及び外部／ＷＥ信号
に対して設けられる。従って、外部クロック信号に重畳
させるノイズを遅延しかつ減少させて、そのノイズの影
響を大幅に軽減させることができる。これにより、外部
クロック信号に重畳されるノイズによる誤動作、特に、
読み出しや書き込み動作等の通常モードの動作を途中で
中断（非正常終了）させてしまうような特殊モードへの
エントリーを緩和、あるいは防止できる。
【００７１】さらに、本発明の第３の態様に係る上記半
導体記憶装置において、上記複数の外部クロック信号
は、好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信
号と、外部／ＷＥ信号と、外部／ＯＥ信号とを含み、上
記発生手段は、上記外部／ＲＡＳ信号、外部／ＣＡＳ信
号、外部／ＷＥ信号及び外部／ＯＥ信号に対して設けら
れる。従って、外部クロック信号に重畳させるノイズを
遅延しかつ減少させて、そのノイズの影響を大幅に軽減
させることができる。これにより、外部クロック信号に
重畳されるノイズによる誤動作、特に、読み出しや書き
込み動作等の通常モードの動作を途中で中断（非正常終
了）させてしまうような特殊モードへのエントリーを緩
和、あるいは防止できる。
導体記憶装置において、上記複数の外部クロック信号
は、好ましくは、外部／ＲＡＳ信号と、外部／ＣＡＳ信
号と、外部／ＷＥ信号と、外部／ＯＥ信号とを含み、上
記発生手段は、上記外部／ＲＡＳ信号、外部／ＣＡＳ信
号、外部／ＷＥ信号及び外部／ＯＥ信号に対して設けら
れる。従って、外部クロック信号に重畳させるノイズを
遅延しかつ減少させて、そのノイズの影響を大幅に軽減
させることができる。これにより、外部クロック信号に
重畳されるノイズによる誤動作、特に、読み出しや書き
込み動作等の通常モードの動作を途中で中断（非正常終
了）させてしまうような特殊モードへのエントリーを緩
和、あるいは防止できる。
【００７２】上記本発明の第１の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、好ましく
は、上記入力バッファアンプに設けられた発生手段であ
る。従って、外部クロック信号に重畳させるノイズを遅
延しかつ減少させて、そのノイズの影響を大幅に軽減さ
せることができる。これにより、外部クロック信号に重
畳されるノイズによる誤動作、特に、読み出しや書き込
み動作等の通常モードの動作を途中で中断（非正常終
了）させてしまうような特殊モードへのエントリーを緩
和、あるいは防止できる。
装置において、上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、好ましく
は、上記入力バッファアンプに設けられた発生手段であ
る。従って、外部クロック信号に重畳させるノイズを遅
延しかつ減少させて、そのノイズの影響を大幅に軽減さ
せることができる。これにより、外部クロック信号に重
畳されるノイズによる誤動作、特に、読み出しや書き込
み動作等の通常モードの動作を途中で中断（非正常終
了）させてしまうような特殊モードへのエントリーを緩
和、あるいは防止できる。
【００７３】また、上記本発明の第１の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号及び上記外
部／ＣＡＳ信号に対して設けられた各発生手段は、好ま
しくは、上記入力バッファアンプの後段に設けられ、入
力信号の変化を遅延させて出力信号として出力するノイ
ズフィルタである。従って、外部クロック信号に重畳さ
せるノイズを遅延しかつ減少させて、そのノイズの影響
を大幅に軽減させることができる。これにより、外部ク
ロック信号に重畳されるノイズによる誤動作、特に、読
み出しや書き込み動作等の通常モードの動作を途中で中
断（非正常終了）させてしまうような特殊モードへのエ
ントリーを緩和、あるいは防止できる。また特に、上記
ノイズフィルタにより、外部クロック信号にそれぞれ重
畳され、正の電圧方向に変化して重畳するポジティブノ
イズと、負の電圧方向に変化して重畳するネガティブノ
イズの両方のノイズを除去することができる。
体記憶装置において、上記外部／ＲＡＳ信号及び上記外
部／ＣＡＳ信号に対して設けられた各発生手段は、好ま
しくは、上記入力バッファアンプの後段に設けられ、入
力信号の変化を遅延させて出力信号として出力するノイ
ズフィルタである。従って、外部クロック信号に重畳さ
せるノイズを遅延しかつ減少させて、そのノイズの影響
を大幅に軽減させることができる。これにより、外部ク
ロック信号に重畳されるノイズによる誤動作、特に、読
み出しや書き込み動作等の通常モードの動作を途中で中
断（非正常終了）させてしまうような特殊モードへのエ
ントリーを緩和、あるいは防止できる。また特に、上記
ノイズフィルタにより、外部クロック信号にそれぞれ重
畳され、正の電圧方向に変化して重畳するポジティブノ
イズと、負の電圧方向に変化して重畳するネガティブノ
イズの両方のノイズを除去することができる。
【００７４】さらに、上記本発明の第１の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号に対して
設けられた発生手段は、好ましくは、上記入力バッファ
アンプに設けられ、上記外部／ＣＡＳ信号に対して設け
られた発生手段は、上記入力バッファアンプの後段に設
けられ、入力信号の変化を遅延させて出力信号として出
力するノイズフィルタである。従って、外部クロック信
号に重畳させるノイズを遅延しかつ減少させて、そのノ
イズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。ま
た特に、上記ノイズフィルタにより、外部クロック信号
にそれぞれ重畳され、正の電圧方向に変化して重畳する
ポジティブノイズと、負の電圧方向に変化して重畳する
ネガティブノイズの両方のノイズを除去することができ
る。
導体記憶装置において、上記外部／ＲＡＳ信号に対して
設けられた発生手段は、好ましくは、上記入力バッファ
アンプに設けられ、上記外部／ＣＡＳ信号に対して設け
られた発生手段は、上記入力バッファアンプの後段に設
けられ、入力信号の変化を遅延させて出力信号として出
力するノイズフィルタである。従って、外部クロック信
号に重畳させるノイズを遅延しかつ減少させて、そのノ
イズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。ま
た特に、上記ノイズフィルタにより、外部クロック信号
にそれぞれ重畳され、正の電圧方向に変化して重畳する
ポジティブノイズと、負の電圧方向に変化して重畳する
ネガティブノイズの両方のノイズを除去することができ
る。
【００７５】またさらに、上記本発明の第１の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号に対
して設けられた発生手段は、好ましくは、上記入力バッ
ファアンプの後段に設けられ、入力信号の変化を遅延さ
せて出力信号として出力するノイズフィルタであり、上
記外部／ＣＡＳ信号に対して設けられた発生手段は、上
記入力バッファアンプに設けられる。従って、外部クロ
ック信号に重畳させるノイズを遅延しかつ減少させて、
そのノイズの影響を大幅に軽減させることができる。こ
れにより、外部クロック信号に重畳されるノイズによる
誤動作、特に、読み出しや書き込み動作等の通常モード
の動作を途中で中断（非正常終了）させてしまうような
特殊モードへのエントリーを緩和、あるいは防止でき
る。また特に、上記ノイズフィルタにより、外部クロッ
ク信号にそれぞれ重畳され、正の電圧方向に変化して重
畳するポジティブノイズと、負の電圧方向に変化して重
畳するネガティブノイズの両方のノイズを除去すること
ができる。
る半導体記憶装置において、上記外部／ＲＡＳ信号に対
して設けられた発生手段は、好ましくは、上記入力バッ
ファアンプの後段に設けられ、入力信号の変化を遅延さ
せて出力信号として出力するノイズフィルタであり、上
記外部／ＣＡＳ信号に対して設けられた発生手段は、上
記入力バッファアンプに設けられる。従って、外部クロ
ック信号に重畳させるノイズを遅延しかつ減少させて、
そのノイズの影響を大幅に軽減させることができる。こ
れにより、外部クロック信号に重畳されるノイズによる
誤動作、特に、読み出しや書き込み動作等の通常モード
の動作を途中で中断（非正常終了）させてしまうような
特殊モードへのエントリーを緩和、あるいは防止でき
る。また特に、上記ノイズフィルタにより、外部クロッ
ク信号にそれぞれ重畳され、正の電圧方向に変化して重
畳するポジティブノイズと、負の電圧方向に変化して重
畳するネガティブノイズの両方のノイズを除去すること
ができる。
【００７６】上記本発明の第２の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号及び上記外部／ＷＥ信号に対して設けられた各発
生手段は、好ましくは、上記入力バッファアンプに設け
られる。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号及び上記外部／ＷＥ信号に対して設けられた各発
生手段は、好ましくは、上記入力バッファアンプに設け
られる。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。
【００７７】また、上記本発明の第２の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号及び上記外部／ＷＥ信号に対して設けられ
た各発生手段は、好ましくは、上記入力バッファアンプ
の後段に設けられ、入力信号の変化を遅延させて出力信
号として出力するノイズフィルタである。従って、外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。また特に、上記ノイズフィルタにより、外部ク
ロック信号にそれぞれ重畳され、正の電圧方向に変化し
て重畳するポジティブノイズと、負の電圧方向に変化し
て重畳するネガティブノイズの両方のノイズを除去する
ことができる。
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号及び上記外部／ＷＥ信号に対して設けられ
た各発生手段は、好ましくは、上記入力バッファアンプ
の後段に設けられ、入力信号の変化を遅延させて出力信
号として出力するノイズフィルタである。従って、外部
クロック信号に重畳させるノイズを遅延しかつ減少させ
て、そのノイズの影響を大幅に軽減させることができ
る。これにより、外部クロック信号に重畳されるノイズ
による誤動作、特に、読み出しや書き込み動作等の通常
モードの動作を途中で中断（非正常終了）させてしまう
ような特殊モードへのエントリーを緩和、あるいは防止
できる。また特に、上記ノイズフィルタにより、外部ク
ロック信号にそれぞれ重畳され、正の電圧方向に変化し
て重畳するポジティブノイズと、負の電圧方向に変化し
て重畳するネガティブノイズの両方のノイズを除去する
ことができる。
【００７８】さらに、上記本発明の第２の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号に対して設けられた発生手段は上記入力バ
ッファアンプの後段に設けられ、入力信号の変化を遅延
させて出力信号として出力するノイズフィルタである。
従って、外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。また特に、上記ノイズフィルタによ
り、外部クロック信号にそれぞれ重畳され、正の電圧方
向に変化して重畳するポジティブノイズと、負の電圧方
向に変化して重畳するネガティブノイズの両方のノイズ
を除去することができる。
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号に対して設けられた発生手段は上記入力バ
ッファアンプの後段に設けられ、入力信号の変化を遅延
させて出力信号として出力するノイズフィルタである。
従って、外部クロック信号に重畳させるノイズを遅延し
かつ減少させて、そのノイズの影響を大幅に軽減させる
ことができる。これにより、外部クロック信号に重畳さ
れるノイズによる誤動作、特に、読み出しや書き込み動
作等の通常モードの動作を途中で中断（非正常終了）さ
せてしまうような特殊モードへのエントリーを緩和、あ
るいは防止できる。また特に、上記ノイズフィルタによ
り、外部クロック信号にそれぞれ重畳され、正の電圧方
向に変化して重畳するポジティブノイズと、負の電圧方
向に変化して重畳するネガティブノイズの両方のノイズ
を除去することができる。
【００７９】またさらに、上記本発明の第２の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号に対し
て設けられた発生手段は上記入力バッファアンプに設け
られる。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。また特に、上記ノイズフィ
ルタにより、外部クロック信号にそれぞれ重畳され、正
の電圧方向に変化して重畳するポジティブノイズと、負
の電圧方向に変化して重畳するネガティブノイズの両方
のノイズを除去することができる。
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号に対し
て設けられた発生手段は上記入力バッファアンプに設け
られる。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。また特に、上記ノイズフィ
ルタにより、外部クロック信号にそれぞれ重畳され、正
の電圧方向に変化して重畳するポジティブノイズと、負
の電圧方向に変化して重畳するネガティブノイズの両方
のノイズを除去することができる。
【００８０】上記本発明の第３の態様に係る半導体記憶
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号に
対して設けられた各発生手段は、好ましくは、上記入力
バッファアンプに設けられる。従って、外部クロック信
号に重畳させるノイズを遅延しかつ減少させて、そのノ
イズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
装置において、上記外部／ＲＡＳ信号、上記外部／ＣＡ
Ｓ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号に
対して設けられた各発生手段は、好ましくは、上記入力
バッファアンプに設けられる。従って、外部クロック信
号に重畳させるノイズを遅延しかつ減少させて、そのノ
イズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。
【００８１】また、上記本発明の第３の態様に係る半導
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ
信号に対して設けられた各発生手段は、好ましくは、上
記入力バッファアンプの後段に設けられ、入力信号の変
化を遅延させて出力信号として出力するノイズフィルタ
である。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。また特に、上記ノイズフィ
ルタにより、外部クロック信号にそれぞれ重畳され、正
の電圧方向に変化して重畳するポジティブノイズと、負
の電圧方向に変化して重畳するネガティブノイズの両方
のノイズを除去することができる。
体記憶装置において、上記外部／ＲＡＳ信号、上記外部
／ＣＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ
信号に対して設けられた各発生手段は、好ましくは、上
記入力バッファアンプの後段に設けられ、入力信号の変
化を遅延させて出力信号として出力するノイズフィルタ
である。従って、外部クロック信号に重畳させるノイズ
を遅延しかつ減少させて、そのノイズの影響を大幅に軽
減させることができる。これにより、外部クロック信号
に重畳されるノイズによる誤動作、特に、読み出しや書
き込み動作等の通常モードの動作を途中で中断（非正常
終了）させてしまうような特殊モードへのエントリーを
緩和、あるいは防止できる。また特に、上記ノイズフィ
ルタにより、外部クロック信号にそれぞれ重畳され、正
の電圧方向に変化して重畳するポジティブノイズと、負
の電圧方向に変化して重畳するネガティブノイズの両方
のノイズを除去することができる。
【００８２】さらに、上記本発明の第３の態様に係る半
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号及び上記外部／ＯＥ信号に対して設けられ
た各発生手段は、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタである。従って、外部クロック信号
に重畳させるノイズを遅延しかつ減少させて、そのノイ
ズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。ま
た特に、上記ノイズフィルタにより、外部クロック信号
にそれぞれ重畳され、正の電圧方向に変化して重畳する
ポジティブノイズと、負の電圧方向に変化して重畳する
ネガティブノイズの両方のノイズを除去することができ
る。
導体記憶装置において、上記外部／ＲＡＳ信号及び上記
外部／ＣＡＳ信号に対して設けられた各発生手段は、好
ましくは、上記入力バッファアンプに設けられ、上記外
部／ＷＥ信号及び上記外部／ＯＥ信号に対して設けられ
た各発生手段は、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタである。従って、外部クロック信号
に重畳させるノイズを遅延しかつ減少させて、そのノイ
ズの影響を大幅に軽減させることができる。これによ
り、外部クロック信号に重畳されるノイズによる誤動
作、特に、読み出しや書き込み動作等の通常モードの動
作を途中で中断（非正常終了）させてしまうような特殊
モードへのエントリーを緩和、あるいは防止できる。ま
た特に、上記ノイズフィルタにより、外部クロック信号
にそれぞれ重畳され、正の電圧方向に変化して重畳する
ポジティブノイズと、負の電圧方向に変化して重畳する
ネガティブノイズの両方のノイズを除去することができ
る。
【００８３】またさらに、上記本発明の第３の態様に係
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号及び上
記外部／ＯＥ信号に対して設けられた各発生手段は、上
記入力バッファアンプに設けられる。従って、外部クロ
ック信号に重畳させるノイズを遅延しかつ減少させて、
そのノイズの影響を大幅に軽減させることができる。こ
れにより、外部クロック信号に重畳されるノイズによる
誤動作、特に、読み出しや書き込み動作等の通常モード
の動作を途中で中断（非正常終了）させてしまうような
特殊モードへのエントリーを緩和、あるいは防止でき
る。また特に、上記ノイズフィルタにより、外部クロッ
ク信号にそれぞれ重畳され、正の電圧方向に変化して重
畳するポジティブノイズと、負の電圧方向に変化して重
畳するネガティブノイズの両方のノイズを除去すること
ができる。
る半導体記憶装置において、上記外部／ＲＡＳ信号及び
上記外部／ＣＡＳ信号に対して設けられた各発生手段
は、好ましくは、上記入力バッファアンプの後段に設け
られ、入力信号の変化を遅延させて出力信号として出力
するノイズフィルタであり、上記外部／ＷＥ信号及び上
記外部／ＯＥ信号に対して設けられた各発生手段は、上
記入力バッファアンプに設けられる。従って、外部クロ
ック信号に重畳させるノイズを遅延しかつ減少させて、
そのノイズの影響を大幅に軽減させることができる。こ
れにより、外部クロック信号に重畳されるノイズによる
誤動作、特に、読み出しや書き込み動作等の通常モード
の動作を途中で中断（非正常終了）させてしまうような
特殊モードへのエントリーを緩和、あるいは防止でき
る。また特に、上記ノイズフィルタにより、外部クロッ
ク信号にそれぞれ重畳され、正の電圧方向に変化して重
畳するポジティブノイズと、負の電圧方向に変化して重
畳するネガティブノイズの両方のノイズを除去すること
ができる。
【図１】 本発明に係る実施の形態１であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ａ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ａ
の構成を示すブロック図である。
【図２】 本発明に係る実施の形態２であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｂ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｂ
の構成を示すブロック図である。
【図３】 本発明に係る実施の形態３であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｃ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｃ
の構成を示すブロック図である。
【図４】 本発明に係る実施の形態４であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｄ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｄ
の構成を示すブロック図である。
【図５】 本発明に係る実施の形態５であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｅ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｅ
の構成を示すブロック図である。
【図６】 本発明に係る実施の形態６であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｆ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｆ
の構成を示すブロック図である。
【図７】 本発明に係る実施の形態７であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｇ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｇ
の構成を示すブロック図である。
【図８】 本発明に係る実施の形態８であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｈ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｈ
の構成を示すブロック図である。
【図９】 本発明に係る実施の形態９であるクロック非
同期型ＤＲＡＭのための制御クロック信号発生回路１ｉ
の構成を示すブロック図である。
同期型ＤＲＡＭのための制御クロック信号発生回路１ｉ
の構成を示すブロック図である。
【図１０】 本発明に係る実施の形態１０であるクロッ
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｊの構成を示すブロック図である。
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｊの構成を示すブロック図である。
【図１１】 本発明に係る実施の形態１１であるクロッ
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｋの構成を示すブロック図である。
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｋの構成を示すブロック図である。
【図１２】 本発明に係る実施の形態１２であるクロッ
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｌの構成を示すブロック図である。
ク非同期型ＤＲＡＭのための制御クロック信号発生回路
１ｌの構成を示すブロック図である。
【図１３】 実施の形態で用いる通常モード用入力バッ
ファアンプ７の構成を示す回路図である。
ファアンプ７の構成を示す回路図である。
【図１４】 実施の形態で用いる特殊モード用入力バッ
ファアンプ８の構成を示す回路図である。
ファアンプ８の構成を示す回路図である。
【図１５】 図１３の通常モード用入力バッファアンプ
７における入力電圧に対する出力電圧の時間応答特性、
及び図１４の特殊モード用入力バッファアンプ８におけ
る入力電圧に対する出力電圧の時間応答特性を示す特性
図である。
７における入力電圧に対する出力電圧の時間応答特性、
及び図１４の特殊モード用入力バッファアンプ８におけ
る入力電圧に対する出力電圧の時間応答特性を示す特性
図である。
【図１６】 実施の形態で用いるノイズフィルタ９の構
成を示す回路図である。
成を示す回路図である。
【図１７】 従来例のクロック非同期型ＤＲＡＭ１００
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１８】 図１７の制御クロック信号発生回路１の構
成を示すブロック図である。
成を示すブロック図である。
【図１９】 図１８の制御クロック発生器３０の一例で
ある通常モードのための制御クロック発生器３０ａの構
成を示す回路図である。
ある通常モードのための制御クロック発生器３０ａの構
成を示す回路図である。
【図２０】 図１８の制御クロック発生器３０の一例で
ある特殊モードのための制御クロック発生器３０ｂの構
成を示す回路図である。
ある特殊モードのための制御クロック発生器３０ｂの構
成を示す回路図である。
【図２１】 従来例の通常モードの読み出し動作時の外
部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号及
び外部／ＯＥ信号を示すタイミングチャートである。
部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号及
び外部／ＯＥ信号を示すタイミングチャートである。
【図２２】 従来例の特殊モードのＣｂＲリフレッシュ
動作時の外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／
ＷＥ信号及び外部／ＯＥ信号を示すタイミングチャート
である。
動作時の外部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／
ＷＥ信号及び外部／ＯＥ信号を示すタイミングチャート
である。
【図２３】 図２１の通常モードの読み出し動作におい
てノイズが発生したときの問題点を示す図であって、外
部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号及
び外部／ＯＥ信号を示すタイミングチャートである。
てノイズが発生したときの問題点を示す図であって、外
部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号及
び外部／ＯＥ信号を示すタイミングチャートである。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１
ｈ，１ｉ，１ｊ，１ｋ，１ｌ 制御クロック信号発生回
路、２ａ 通常モード用バッファアンプ、２ｂ 特殊モ
ード用バッファアンプ、３ クロック発生器、７，７−
１乃至７−４ 通常モード用バッファアンプ、８，８−
１乃至８−４ 特殊モード用バッファアンプ、９，９−
１乃至９−４ ノイズフィルタ、ＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４，ＴＲ５，ＴＲ１１，ＴＲ１２，ＴＲ１３，
ＴＲ１４，ＴＲ２１，ＴＲ２２ ＭＯＳ型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）、ＩＮＶ１１，ＩＮＶ２１，
ＩＮＶ２２ インバータ、１００ クロック非同期型Ｄ
ＲＡＭ。
ｈ，１ｉ，１ｊ，１ｋ，１ｌ 制御クロック信号発生回
路、２ａ 通常モード用バッファアンプ、２ｂ 特殊モ
ード用バッファアンプ、３ クロック発生器、７，７−
１乃至７−４ 通常モード用バッファアンプ、８，８−
１乃至８−４ 特殊モード用バッファアンプ、９，９−
１乃至９−４ ノイズフィルタ、ＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４，ＴＲ５，ＴＲ１１，ＴＲ１２，ＴＲ１３，
ＴＲ１４，ＴＲ２１，ＴＲ２２ ＭＯＳ型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）、ＩＮＶ１１，ＩＮＶ２１，
ＩＮＶ２２ インバータ、１００ クロック非同期型Ｄ
ＲＡＭ。
Claims (19)
- 【請求項１】 複数の外部クロック信号をそれぞれ、各
入力バッファアンプにより、内部信号レベルを有する複
数の内部クロック信号に変換した後、変換された複数の
内部クロック信号に基づいて半導体記憶装置の動作を制
御する制御クロック信号を発生する信号発生回路を備え
た半導体記憶装置において、 入力信号の変化に対して緩やかに変化する時間応答特性
を有し、上記複数の外部クロック信号のうちの少なくと
も１つの外部クロック信号に基づいて、上記半導体記憶
装置におけるデータの読み出し動作又は書き込み動作に
係わる通常モードとは別の特殊モードのための内部クロ
ック信号を発生する発生手段を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 上記発生手段は、上記入力バッファアン
プに設けられたことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 上記発生手段は、上記入力バッファアン
プの後段に設けられ、入力信号の変化を遅延させて出力
信号として出力するノイズフィルタであることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】 上記発生手段は、上記複数の外部クロッ
ク信号のうちの少なくとも２つの外部クロック信号に対
して設けられ、複数の発生手段のうちの１つの発生手段
は上記入力バッファアンプに設けられる一方、上記複数
の発生手段のうちの別の１つの発生手段は上記入力バッ
ファアンプの後段に設けられたノイズフィルタであるこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 上記複数の外部クロック信号は、外部／
ＲＡＳ信号と、外部／ＣＡＳ信号とを含み、上記発生手
段は、上記外部／ＲＡＳ信号及び外部／ＣＡＳ信号に対
して設けられたことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項６】 上記複数の外部クロック信号は、外部／
ＲＡＳ信号と、外部／ＣＡＳ信号と、外部／ＷＥ信号と
を含み、上記発生手段は、上記外部／ＲＡＳ信号、外部
／ＣＡＳ信号及び外部／ＷＥ信号に対して設けられたこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 上記複数の外部クロック信号は、外部／
ＲＡＳ信号と、外部／ＣＡＳ信号と、外部／ＷＥ信号
と、外部／ＯＥ信号とを含み、上記発生手段は、上記外
部／ＲＡＳ信号、外部／ＣＡＳ信号、外部／ＷＥ信号及
び外部／ＯＥ信号に対して設けられたことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項８】 上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、請求項２記
載の発生手段であることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項９】 上記外部／ＲＡＳ信号及び上記外部／Ｃ
ＡＳ信号に対して設けられた各発生手段は、請求項３記
載の発生手段であることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項１０】 上記外部／ＲＡＳ信号に対して設けら
れた発生手段は、請求項２記載の発生手段であり、上記
外部／ＣＡＳ信号に対して設けられた発生手段は、請求
項３記載の発生手段であることを特徴とする請求項５記
載の半導体記憶装置。 - 【請求項１１】 上記外部／ＲＡＳ信号に対して設けら
れた発生手段は、請求項３記載の発生手段であり、上記
外部／ＣＡＳ信号に対して設けられた発生手段は、請求
項２記載の発生手段であることを特徴とする請求項５記
載の半導体記憶装置。 - 【請求項１２】 上記外部／ＲＡＳ信号、上記外部／Ｃ
ＡＳ信号及び上記外部／ＷＥ信号に対して設けられた各
発生手段は、請求項２記載の発生手段であることを特徴
とする請求項６記載の半導体記憶装置。 - 【請求項１３】 上記外部／ＲＡＳ信号、上記外部／Ｃ
ＡＳ信号及び上記外部／ＷＥ信号に対して設けられた各
発生手段は、請求項３記載の発生手段であることを特徴
とする請求項６記載の半導体記憶装置。 - 【請求項１４】 上記外部／ＲＡＳ信号及び上記外部／
ＣＡＳ信号に対して設けられた各発生手段は、請求項２
記載の発生手段であり、上記外部／ＷＥ信号に対して設
けられた発生手段は請求項３記載の発生手段であること
を特徴とする請求項６記載の半導体記憶装置。 - 【請求項１５】 上記外部／ＲＡＳ信号及び上記外部／
ＣＡＳ信号に対して設けられた各発生手段は、請求項３
記載の発生手段であり、上記外部／ＷＥ信号に対して設
けられた発生手段は請求項２記載の発生手段であること
を特徴とする請求項６記載の半導体記憶装置。 - 【請求項１６】 上記外部／ＲＡＳ信号、上記外部／Ｃ
ＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号
に対して設けられた各発生手段は、請求項２記載の発生
手段であることを特徴とする請求項７記載の半導体記憶
装置。 - 【請求項１７】 上記外部／ＲＡＳ信号、上記外部／Ｃ
ＡＳ信号、上記外部／ＷＥ信号及び上記外部／ＯＥ信号
に対して設けられた各発生手段は、請求項３記載の発生
手段であることを特徴とする請求項７記載の半導体記憶
装置。 - 【請求項１８】 上記外部／ＲＡＳ信号及び上記外部／
ＣＡＳ信号に対して設けられた各発生手段は、請求項２
記載の発生手段であり、上記外部／ＷＥ信号及び上記外
部／ＯＥ信号に対して設けられた各発生手段は、請求項
３記載の発生手段であることを特徴とする請求項７記載
の半導体記憶装置。 - 【請求項１９】 上記外部／ＲＡＳ信号及び上記外部／
ＣＡＳ信号に対して設けられた各発生手段は、請求項３
記載の発生手段であり、上記外部／ＷＥ信号及び上記外
部／ＯＥ信号に対して設けられた各発生手段は、請求項
２記載の発生手段であることを特徴とする請求項７記載
の半導体記憶装置。
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