JPH0581872A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581872A JPH0581872A JP3242998A JP24299891A JPH0581872A JP H0581872 A JPH0581872 A JP H0581872A JP 3242998 A JP3242998 A JP 3242998A JP 24299891 A JP24299891 A JP 24299891A JP H0581872 A JPH0581872 A JP H0581872A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- address
- input
- control signal
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 半導体記憶装置において入力信号の誤認を防
止する。 【構成】 外部ＣＡＳ＊ピン１に入力され、入力バッフ
ァ４を経た信号の一方は、第１遅延回路７を介してイン
バータ９に伝達され、アドレスラッチ信号ＣＡＬとな
る。他方の信号は第２遅延回路８を介してラッチ回路２
０に伝達され、出力制御信号ＯＥＳとなる。アドレスラ
ッチ信号ＣＡＬは入力されるアドレスに関する情報の読
取り時期を、出力制御信号ＯＥＳは出力データの出力時
期を、それぞれ制御する。ここでラッチ回路２０はアド
レスラッチ信号ＣＡＬによって制御されており、出力制
御信号ＯＥＳは常にアドレスラッチ信号ＣＡＬの後に生
成される。 【効果】 出力データが出力される際のノイズの影響を
避けて内部アドレス信号を得ることができる。
止する。 【構成】 外部ＣＡＳ＊ピン１に入力され、入力バッフ
ァ４を経た信号の一方は、第１遅延回路７を介してイン
バータ９に伝達され、アドレスラッチ信号ＣＡＬとな
る。他方の信号は第２遅延回路８を介してラッチ回路２
０に伝達され、出力制御信号ＯＥＳとなる。アドレスラ
ッチ信号ＣＡＬは入力されるアドレスに関する情報の読
取り時期を、出力制御信号ＯＥＳは出力データの出力時
期を、それぞれ制御する。ここでラッチ回路２０はアド
レスラッチ信号ＣＡＬによって制御されており、出力制
御信号ＯＥＳは常にアドレスラッチ信号ＣＡＬの後に生
成される。 【効果】 出力データが出力される際のノイズの影響を
避けて内部アドレス信号を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、出力データによる誤動作を防ぐ回路に関するもので
ある。
し、出力データによる誤動作を防ぐ回路に関するもので
ある。
【０００２】
【従来の技術】図４は従来の半導体記憶装置のアドレス
ラッチ及び出力制御部の構成を示す概略図である。入力
バッファ４の入力端には外部ＣＡＳ＊ピン１（「＊」は
反転信号を示す）が、出力端には第１遅延回路７及び第
２遅延回路８がそれぞれ接続されている。これらの遅延
回路は例えば多段のインバータから構成される。第１遅
延回路７にはインバータ９が、第２遅延回路８にはイン
バータ１０が、それぞれ接続されている。
ラッチ及び出力制御部の構成を示す概略図である。入力
バッファ４の入力端には外部ＣＡＳ＊ピン１（「＊」は
反転信号を示す）が、出力端には第１遅延回路７及び第
２遅延回路８がそれぞれ接続されている。これらの遅延
回路は例えば多段のインバータから構成される。第１遅
延回路７にはインバータ９が、第２遅延回路８にはイン
バータ１０が、それぞれ接続されている。
【０００３】入力バッファ５の入力端にはアドレスピン
２が、出力端にはクロックトインバータからなるラッチ
回路１１がそれぞれ接続されている。更に、出力バッフ
ァ６の入力端にはクロックトインバータからなるラッチ
回路１２が、出力端には出力ピンとしての役目を負う入
出力ピン３がそれぞれ接続されている。
２が、出力端にはクロックトインバータからなるラッチ
回路１１がそれぞれ接続されている。更に、出力バッフ
ァ６の入力端にはクロックトインバータからなるラッチ
回路１２が、出力端には出力ピンとしての役目を負う入
出力ピン３がそれぞれ接続されている。
【０００４】第１遅延回路７によって得られた信号１６
はインバータ９を通ってアドレスラッチ信号ＣＡＬ（信
号１３）となる。また第２遅延回路８によって得られた
信号１７はインバータ１０を通って出力制御信号ＯＥＳ
（信号１４）となる。
はインバータ９を通ってアドレスラッチ信号ＣＡＬ（信
号１３）となる。また第２遅延回路８によって得られた
信号１７はインバータ１０を通って出力制御信号ＯＥＳ
（信号１４）となる。
【０００５】アドレスピン２に入力された信号は入力バ
ッファ５及びラッチ回路１１を介して内部アドレス信号
ＡＤＤ（信号１５）となる。また出力データはラッチ回
路１２及び出力バッファ６を介して入出力ピン３へと出
力される。
ッファ５及びラッチ回路１１を介して内部アドレス信号
ＡＤＤ（信号１５）となる。また出力データはラッチ回
路１２及び出力バッファ６を介して入出力ピン３へと出
力される。
【０００６】ラッチ回路１１，１２はそれぞれアドレス
ラッチ信号ＣＡＬ（信号１３）およびその反転信号（信
号１６）、出力制御信号ＯＥＳ（信号１４）及びその反
転信号（信号１７）によってゲート開閉の制御がなされ
る。
ラッチ信号ＣＡＬ（信号１３）およびその反転信号（信
号１６）、出力制御信号ＯＥＳ（信号１４）及びその反
転信号（信号１７）によってゲート開閉の制御がなされ
る。
【０００７】図４に示した構成の動作をタイミングチャ
ートにして図５に示した。時刻ｔ１以前において、外部
ＣＡＳ＊ピン１の電位は“Ｈ”であり、アドレスピン２
に入力された信号は入力バッファ５及びラッチ回路１１
を介して内部へ伝達されている。時刻ｔ１で外部ＣＡＳ
＊ピン１の電位が立ち下がると、図４の第２遅延回路８
の動作によって時刻ｔ２に出力制御信号ＯＥＳが立ち上
がり、ラッチ回路１２が開いて出力データが出力バッフ
ァ６を介して入出力ピン３に伝えられる。また第１遅延
回路７の動作によって時刻ｔ３にアドレスラッチ信号Ｃ
ＡＬが立ち下がり、ラッチ回路１１が閉じるので、これ
以降は内部アドレス信号ＡＤＤはアドレス情報を有しな
い。
ートにして図５に示した。時刻ｔ１以前において、外部
ＣＡＳ＊ピン１の電位は“Ｈ”であり、アドレスピン２
に入力された信号は入力バッファ５及びラッチ回路１１
を介して内部へ伝達されている。時刻ｔ１で外部ＣＡＳ
＊ピン１の電位が立ち下がると、図４の第２遅延回路８
の動作によって時刻ｔ２に出力制御信号ＯＥＳが立ち上
がり、ラッチ回路１２が開いて出力データが出力バッフ
ァ６を介して入出力ピン３に伝えられる。また第１遅延
回路７の動作によって時刻ｔ３にアドレスラッチ信号Ｃ
ＡＬが立ち下がり、ラッチ回路１１が閉じるので、これ
以降は内部アドレス信号ＡＤＤはアドレス情報を有しな
い。
【０００８】
【発明が解決しようとする課題】ところがラッチ回路１
２が開くことにより、ＶCCピン、ＧＮＤピンなどの電源
ピン（いずれも図示しない）の電位にノイズが引き起こ
される。このノイズは入力バッファ５に影響を与え、こ
れがアドレスラッチ信号ＣＡＬの立ち下がる時刻ｔ３よ
りも早く生じると、図５の破線で示したように、内部ア
ドレス信号ＡＤＤに誤情報を乗せることになる。
２が開くことにより、ＶCCピン、ＧＮＤピンなどの電源
ピン（いずれも図示しない）の電位にノイズが引き起こ
される。このノイズは入力バッファ５に影響を与え、こ
れがアドレスラッチ信号ＣＡＬの立ち下がる時刻ｔ３よ
りも早く生じると、図５の破線で示したように、内部ア
ドレス信号ＡＤＤに誤情報を乗せることになる。
【０００９】従来の半導体記憶装置は以上のように構成
されているので、アドレスピン２に入力された信号を読
み誤るという問題点があった。
されているので、アドレスピン２に入力された信号を読
み誤るという問題点があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、入力信号の誤認を防止すること
ができる半導体記憶装置を提供することを目的とする。
ためになされたもので、入力信号の誤認を防止すること
ができる半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、制御信号を入力する手段と、入力信号の読
込時期を制御する入力制御手段と、出力信号の発生時期
を制御する出力制御手段と、制御信号から入力制御手段
を制御する入力制御信号を生成する手段と、制御信号か
ら出力制御手段を制御する出力制御信号を生成する手段
と、入力制御信号によって出力制御信号が生成される時
期を制御する手段と、を備える。
記憶装置は、制御信号を入力する手段と、入力信号の読
込時期を制御する入力制御手段と、出力信号の発生時期
を制御する出力制御手段と、制御信号から入力制御手段
を制御する入力制御信号を生成する手段と、制御信号か
ら出力制御手段を制御する出力制御信号を生成する手段
と、入力制御信号によって出力制御信号が生成される時
期を制御する手段と、を備える。
【００１２】
【作用】この発明の入力制御信号は、出力制御信号の発
生時期を制御し、入力信号が読み終えられた後に出力信
号を出力する。
生時期を制御し、入力信号が読み終えられた後に出力信
号を出力する。
【００１３】
【実施例】図１はこの発明の一実施例を示した概念図で
ある。外部ＣＡＳ＊ピン１、アドレスピン２、入出力ピ
ン３、入力バッファ４，５、出力バッファ６、第１遅延
回路７、第２遅延回路８、インバータ９、ラッチ回路１
１，１２が、図４と同様にして接続されている。ただ
し、図４におけるインバータ１０の代わりにクロックト
インバータからなるラッチ回路２０が設けられている。
ラッチ回路２０はアドレスラッチ信号ＣＡＬ（信号１
３）およびその反転信号（信号１６）によってそのゲー
トの開閉が制御される。
ある。外部ＣＡＳ＊ピン１、アドレスピン２、入出力ピ
ン３、入力バッファ４，５、出力バッファ６、第１遅延
回路７、第２遅延回路８、インバータ９、ラッチ回路１
１，１２が、図４と同様にして接続されている。ただ
し、図４におけるインバータ１０の代わりにクロックト
インバータからなるラッチ回路２０が設けられている。
ラッチ回路２０はアドレスラッチ信号ＣＡＬ（信号１
３）およびその反転信号（信号１６）によってそのゲー
トの開閉が制御される。
【００１４】図１に示した構成の動作をタイミングチャ
ートにして図２に示した。時刻ｔ１以前において、外部
ＣＡＳ＊ピン１の電位は“Ｈ”であり、アドレスピン２
に入力された信号は内部へ伝達されている。時刻ｔ１で
外部ＣＡＳ＊ピン１の電位が立ち下がると、第１遅延回
路の動作によって図４の場合と同様にして、時刻ｔ３に
アドレスラッチ信号ＣＡＬが立ち下がりラッチ回路１１
が閉じるので、これ以降は内部アドレス信号ＡＤＤはア
ドレス情報を有しない。次にアドレスラッチ信号ＣＡＬ
の立ち下がりにより、ラッチ回路２０が開き、時刻ｔ４
に出力制御信号ＯＥＳが立ち上がる。これにより、ラッ
チ回路１２が開き、入出力ピン３に出力データが出力さ
れる。このような動作においては、従来の場合と同様に
ＶCCピン、ＧＮＤピンなどの電源ピンの電位にノイズが
引き起こされるが、すでにアドレスに関する情報は読み
取られた後なので、このノイズによって、内部アドレス
信号ＡＤＤに誤情報を乗せることはない。
ートにして図２に示した。時刻ｔ１以前において、外部
ＣＡＳ＊ピン１の電位は“Ｈ”であり、アドレスピン２
に入力された信号は内部へ伝達されている。時刻ｔ１で
外部ＣＡＳ＊ピン１の電位が立ち下がると、第１遅延回
路の動作によって図４の場合と同様にして、時刻ｔ３に
アドレスラッチ信号ＣＡＬが立ち下がりラッチ回路１１
が閉じるので、これ以降は内部アドレス信号ＡＤＤはア
ドレス情報を有しない。次にアドレスラッチ信号ＣＡＬ
の立ち下がりにより、ラッチ回路２０が開き、時刻ｔ４
に出力制御信号ＯＥＳが立ち上がる。これにより、ラッ
チ回路１２が開き、入出力ピン３に出力データが出力さ
れる。このような動作においては、従来の場合と同様に
ＶCCピン、ＧＮＤピンなどの電源ピンの電位にノイズが
引き起こされるが、すでにアドレスに関する情報は読み
取られた後なので、このノイズによって、内部アドレス
信号ＡＤＤに誤情報を乗せることはない。
【００１５】図３はこの発明の他の実施例を示した概略
図である。外部ＣＡＳ＊ピン１、アドレスピン２、入出
力ピン３、入力バッファ４，５、出力バッファ６、第１
遅延回路７、インバータ９、ラッチ回路１１，１２が、
図１と同様にして接続されている。ただし、入力バッフ
ァ４には第２遅延回路８は接続されていない。アドレス
ラッチ信号ＣＡＬ（信号１３）は第３遅延回路２１に入
力し、その出力信号１７はインバータ１０に入力してい
る。そしてインバータ１０の出力が出力制御信号ＯＥＳ
（信号１４）として生成される。この場合においても、
入出力ピン３に出力データが出力される時期は常にアド
レスラッチ信号ＣＡＬが立ち下がった後であり、上記実
施例と同様の効果を奏する。
図である。外部ＣＡＳ＊ピン１、アドレスピン２、入出
力ピン３、入力バッファ４，５、出力バッファ６、第１
遅延回路７、インバータ９、ラッチ回路１１，１２が、
図１と同様にして接続されている。ただし、入力バッフ
ァ４には第２遅延回路８は接続されていない。アドレス
ラッチ信号ＣＡＬ（信号１３）は第３遅延回路２１に入
力し、その出力信号１７はインバータ１０に入力してい
る。そしてインバータ１０の出力が出力制御信号ＯＥＳ
（信号１４）として生成される。この場合においても、
入出力ピン３に出力データが出力される時期は常にアド
レスラッチ信号ＣＡＬが立ち下がった後であり、上記実
施例と同様の効果を奏する。
【００１６】なお、第１遅延回路７は通常多段のインバ
ータで構成されるため、その段数によっては、アドレス
ラッチ信号ＣＡＬが第１遅延回路７から出力される場合
もある。このような場合には、信号１６がアドレスラッ
チ信号ＣＡＬとなるので、これを第３遅延回路２１に入
力し、その出力信号１７をインバータ１０を介して出力
制御信号ＯＥＳを得ても、同等の効果を奏する。
ータで構成されるため、その段数によっては、アドレス
ラッチ信号ＣＡＬが第１遅延回路７から出力される場合
もある。このような場合には、信号１６がアドレスラッ
チ信号ＣＡＬとなるので、これを第３遅延回路２１に入
力し、その出力信号１７をインバータ１０を介して出力
制御信号ＯＥＳを得ても、同等の効果を奏する。
【００１７】
【発明の効果】以上に説明したように、この発明によれ
ば入力制御信号によって出力制御信号の発生時期を制御
する手段を有するので、入力信号を読み終えてから出力
信号を出力することができ、出力信号の発生による入力
信号の誤認を防止できるという効果がある。
ば入力制御信号によって出力制御信号の発生時期を制御
する手段を有するので、入力信号を読み終えてから出力
信号を出力することができ、出力信号の発生による入力
信号の誤認を防止できるという効果がある。
【図１】この発明の一実施例を示す概略図である。
【図２】この発明の動作を説明するタイミングチャート
である。
である。
【図３】この発明の他の実施例を示す概略図である。
【図４】従来の半導体記憶装置を示す概略図である。
【図５】従来の半導体記憶装置の動作を説明するタイミ
ングチャートである。
ングチャートである。
４，５，６ 入力バッファ ７ 第１遅延回路 ８ 第２遅延回路 ２１ 第３遅延回路 １３ アドレスラッチ信号ＣＡＬ １４ 出力制御信号ＯＥＳ ９，１０ インバータ １１，１２，２０ ラッチ回路（クロックトインバー
タ）
タ）
Claims (1)
- 【請求項１】 制御信号を入力する手段と、 入力信号の読込時期を制御する入力制御手段と、 出力信号の発生時期を制御する出力制御手段と、 前記制御信号から前記入力制御手段を制御する入力制御
信号を生成する手段と、 前記制御信号から前記出力制御手段を制御する出力制御
信号を生成する手段と、 前記入力制御信号によって前記出力制御信号が生成され
る時期を制御する手段と、 を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242998A JPH0581872A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242998A JPH0581872A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581872A true JPH0581872A (ja) | 1993-04-02 |
Family
ID=17097373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242998A Pending JPH0581872A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408959B1 (ko) * | 2000-01-20 | 2003-12-11 | 미쓰비시덴키 가부시키가이샤 | 특수 모드용 내부 클럭 신호 발생 수단을 마련한 반도체기억 장치 |
-
1991
- 1991-09-24 JP JP3242998A patent/JPH0581872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408959B1 (ko) * | 2000-01-20 | 2003-12-11 | 미쓰비시덴키 가부시키가이샤 | 특수 모드용 내부 클럭 신호 발생 수단을 마련한 반도체기억 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |