JPH05335899A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH05335899A JPH05335899A JP4137150A JP13715092A JPH05335899A JP H05335899 A JPH05335899 A JP H05335899A JP 4137150 A JP4137150 A JP 4137150A JP 13715092 A JP13715092 A JP 13715092A JP H05335899 A JPH05335899 A JP H05335899A
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- circuit
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- flip
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Abstract
(57)【要約】
【目的】 本発明はフリップフロップ回路に関し、高速
動作時にも確実に動作するとともに、試験時におけるテ
ストデータのデータ量を削減し、高集積化を図ったフリ
ップフロップ回路を提供することを目的としている。 【構成】 所定の情報を保持する第一情報保持手段１
と、該第一情報保持手段１に入力される情報の入力経路
を開閉する第一開閉手段ＳＷ１と、該第一情報保持手段
ＢＵＦ１から出力される情報を保持する第二情報保持手
段２と、該第二情報保持手段２に入力される情報の入力
経路を開閉する第二開閉手段ＳＷ２と、該第一開閉手段
ＳＷ１及び該第二開閉手段ＳＷ２の開閉動作を制御する
開閉制御手段３とを備え、前記開閉制御手段３は、前記
前記第二開閉手段ＳＷ２を開状態とした後、所定の時間
間隔をおいて前記第一開閉手段ＳＷ１を閉状態とするよ
うに構成する。
動作時にも確実に動作するとともに、試験時におけるテ
ストデータのデータ量を削減し、高集積化を図ったフリ
ップフロップ回路を提供することを目的としている。 【構成】 所定の情報を保持する第一情報保持手段１
と、該第一情報保持手段１に入力される情報の入力経路
を開閉する第一開閉手段ＳＷ１と、該第一情報保持手段
ＢＵＦ１から出力される情報を保持する第二情報保持手
段２と、該第二情報保持手段２に入力される情報の入力
経路を開閉する第二開閉手段ＳＷ２と、該第一開閉手段
ＳＷ１及び該第二開閉手段ＳＷ２の開閉動作を制御する
開閉制御手段３とを備え、前記開閉制御手段３は、前記
前記第二開閉手段ＳＷ２を開状態とした後、所定の時間
間隔をおいて前記第一開閉手段ＳＷ１を閉状態とするよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
係り、詳しくは、動作の安定性及び試験の容易性を高め
たフリップフロップ回路に関する。近年、ＬＳＩ（Larg
e Scale Integrated circuit）等に代表される半導体装
置においては小型化、高速化、低消費電力化が求められ
ており、例えば、ＬＳＩの構成回路の一つであるフリッ
プフロップ回路においても同様の要求が求められてお
り、また、大規模化に伴う試験の簡略化も要求されてい
る。
係り、詳しくは、動作の安定性及び試験の容易性を高め
たフリップフロップ回路に関する。近年、ＬＳＩ（Larg
e Scale Integrated circuit）等に代表される半導体装
置においては小型化、高速化、低消費電力化が求められ
ており、例えば、ＬＳＩの構成回路の一つであるフリッ
プフロップ回路においても同様の要求が求められてお
り、また、大規模化に伴う試験の簡略化も要求されてい
る。
【０００２】
【従来の技術】従来のこの種のフリップフロップ回路と
しては、例えば、図４に示すようなスタティック型のフ
リップフロップ回路と、図５に示すようなダイナミック
型のフリップフロップ回路とがある。図４に従来のスタ
ティック型フリップフロップ回路の概略構成を示す。
しては、例えば、図４に示すようなスタティック型のフ
リップフロップ回路と、図５に示すようなダイナミック
型のフリップフロップ回路とがある。図４に従来のスタ
ティック型フリップフロップ回路の概略構成を示す。
【０００３】スタティック型フリップフロップ回路は、
大別して、第一情報保持回路１、第二情報保持回路２、
第一スイッチＳＷ１、第二スイッチＳＷ２、スイッチ制
御回路３から構成されている。なお、Ｄはデータ入力端
子、ＣＫはクロック入力端子、Ｑは出力端子である。第
一情報保持回路１は、バッファ回路ＢＵＦ１，ＢＵＦ３
から構成され、データ入力端子Ｄから入力される所定の
情報を保持するものである。
大別して、第一情報保持回路１、第二情報保持回路２、
第一スイッチＳＷ１、第二スイッチＳＷ２、スイッチ制
御回路３から構成されている。なお、Ｄはデータ入力端
子、ＣＫはクロック入力端子、Ｑは出力端子である。第
一情報保持回路１は、バッファ回路ＢＵＦ１，ＢＵＦ３
から構成され、データ入力端子Ｄから入力される所定の
情報を保持するものである。
【０００４】第二情報保持回路２は、バッファ回路ＢＵ
Ｆ２，ＢＵＦ４から構成され、第一情報保持回路１から
出力される情報を保持するものである。スイッチ制御回
路３は、インバータ回路ＩＮＶ１から構成され、クロッ
ク入力端子ＣＫから入力されるクロック信号を、第一ス
イッチＳＷ１及び第二スイッチＳＷ２に互いに反転させ
て与えるものである。
Ｆ２，ＢＵＦ４から構成され、第一情報保持回路１から
出力される情報を保持するものである。スイッチ制御回
路３は、インバータ回路ＩＮＶ１から構成され、クロッ
ク入力端子ＣＫから入力されるクロック信号を、第一ス
イッチＳＷ１及び第二スイッチＳＷ２に互いに反転させ
て与えるものである。
【０００５】第一スイッチＳＷ１及び第二スイッチＳＷ
２は、スイッチ制御回路３から与えられる制御信号が
“Ｈ”の場合はオフして開状態となり、“Ｌ”の場合は
オンして閉状態となるものである。以上の構成におい
て、クロック入力端子ＣＫからクロック信号として
“Ｌ”が入力されると、第一スイッチＳＷ１には
“Ｌ”、第二スイッチＳＷ２にはインバータ回路ＩＮＶ
１を介して“Ｈ”が与えられ、第一スイッチＳＷ１がオ
ンして閉状態となるとともに、第二スイッチＳＷ２がオ
フして開状態となる。
２は、スイッチ制御回路３から与えられる制御信号が
“Ｈ”の場合はオフして開状態となり、“Ｌ”の場合は
オンして閉状態となるものである。以上の構成におい
て、クロック入力端子ＣＫからクロック信号として
“Ｌ”が入力されると、第一スイッチＳＷ１には
“Ｌ”、第二スイッチＳＷ２にはインバータ回路ＩＮＶ
１を介して“Ｈ”が与えられ、第一スイッチＳＷ１がオ
ンして閉状態となるとともに、第二スイッチＳＷ２がオ
フして開状態となる。
【０００６】この状態でデータ入力端子Ｄからデータが
入力されると、このデータは第一情報保持回路１内のバ
ッファ回路ＢＵＦ１，ＢＵＦ３によって保持される。次
に、クロック信号として“Ｈ”が入力されると、第一ス
イッチＳＷ１には“Ｈ”、第二スイッチＳＷ２にはイン
バータ回路ＩＮＶ１を介して“Ｌ”が与えられ、第一ス
イッチＳＷ１がオフして開状態となるとともに、第二ス
イッチＳＷ２がオンして閉状態となる。
入力されると、このデータは第一情報保持回路１内のバ
ッファ回路ＢＵＦ１，ＢＵＦ３によって保持される。次
に、クロック信号として“Ｈ”が入力されると、第一ス
イッチＳＷ１には“Ｈ”、第二スイッチＳＷ２にはイン
バータ回路ＩＮＶ１を介して“Ｌ”が与えられ、第一ス
イッチＳＷ１がオフして開状態となるとともに、第二ス
イッチＳＷ２がオンして閉状態となる。
【０００７】これによって、第一情報保持回路１に保持
されたデータは、第二情報保持回路２内のバッファ回路
ＢＵＦ２，ＢＵＦ４に転送されるとともに、出力端子Ｑ
から出力される。図５に従来のダイナミック型フリップ
フロップ回路の概略構成を示す。なお、図５において、
図４に示したスタティック型フリップフロップ回路に付
された番号と同一番号は同一部分を示す。
されたデータは、第二情報保持回路２内のバッファ回路
ＢＵＦ２，ＢＵＦ４に転送されるとともに、出力端子Ｑ
から出力される。図５に従来のダイナミック型フリップ
フロップ回路の概略構成を示す。なお、図５において、
図４に示したスタティック型フリップフロップ回路に付
された番号と同一番号は同一部分を示す。
【０００８】ダイナミック型フリップフロップ回路は、
図４に示すスタティック型フリップフロップ回路と同様
に、大別して、第一情報保持回路１、第二情報保持回路
２、第一スイッチＳＷ１、第二スイッチＳＷ２、スイッ
チ制御回路３から構成されている。但し、第一情報保持
回路１は、バッファ回路ＢＵＦ１から構成され、また、
第二情報保持回路２は、バッファ回路ＢＵＦ２から構成
されており、スタティック型と比較して素子数が少なく
なるが、クロック信号が停止した際は、スタティック型
フリップフロップ回路の第一情報保持回路１及び第二情
報保持回路２のように、データ保持機能は働かない。
図４に示すスタティック型フリップフロップ回路と同様
に、大別して、第一情報保持回路１、第二情報保持回路
２、第一スイッチＳＷ１、第二スイッチＳＷ２、スイッ
チ制御回路３から構成されている。但し、第一情報保持
回路１は、バッファ回路ＢＵＦ１から構成され、また、
第二情報保持回路２は、バッファ回路ＢＵＦ２から構成
されており、スタティック型と比較して素子数が少なく
なるが、クロック信号が停止した際は、スタティック型
フリップフロップ回路の第一情報保持回路１及び第二情
報保持回路２のように、データ保持機能は働かない。
【０００９】ちなみに、その基本的な動作は前述のスタ
ティック型フリップフロップ回路と同一であるので、そ
の説明は省略する。
ティック型フリップフロップ回路と同一であるので、そ
の説明は省略する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
スタティック型フリップフロップ回路にあっては、第
一，第二情報保持回路をそれぞれ２個のバッファ回路で
構成していたため、仮にクロック信号が停止しても、バ
ッファ回路には電源電流は流れることがないが、素子数
が多くなるため、近時における半導体集積回路の高集積
化の妨げとなり、大規模な回路になればなるほど、小型
化が困難になるという問題点があった。
スタティック型フリップフロップ回路にあっては、第
一，第二情報保持回路をそれぞれ２個のバッファ回路で
構成していたため、仮にクロック信号が停止しても、バ
ッファ回路には電源電流は流れることがないが、素子数
が多くなるため、近時における半導体集積回路の高集積
化の妨げとなり、大規模な回路になればなるほど、小型
化が困難になるという問題点があった。
【００１１】一方、従来のダイナミック型フリップフロ
ップ回路にあっては、スタティック型フリップフロップ
回路と比較して素子数が少なくてすむが、クロック信号
が停止すると、第一スイッチＳＷ１及び第二スイッチＳ
Ｗ２がオフして開状態となって、バッファ回路ＢＵＦ
１，ＢＵＦ２の入力が開放状態、すなわち、入力レベル
不定状態となるため、中間電位入力と同様の作用とな
り、バッファ回路ＢＵＦ１，ＢＵＦ２に過剰な電源電流
が流れてしまうという問題点があった。
ップ回路にあっては、スタティック型フリップフロップ
回路と比較して素子数が少なくてすむが、クロック信号
が停止すると、第一スイッチＳＷ１及び第二スイッチＳ
Ｗ２がオフして開状態となって、バッファ回路ＢＵＦ
１，ＢＵＦ２の入力が開放状態、すなわち、入力レベル
不定状態となるため、中間電位入力と同様の作用とな
り、バッファ回路ＢＵＦ１，ＢＵＦ２に過剰な電源電流
が流れてしまうという問題点があった。
【００１２】また、従来のスタティック型及びダイナミ
ック型のいずれのフリップフロップ回路にあっても、ス
イッチ制御回路３はクロック信号のタイミングによって
スイッチＳＷ１，ＳＷ２の開閉動作を制御するという構
成となっていたため、近時における半導体集積回路の高
速化によってクロック信号が高くなってくると、クロッ
ク信号の周期が短くなり、スイッチ制御回路３が誤動作
するという問題点が生じてくる。
ック型のいずれのフリップフロップ回路にあっても、ス
イッチ制御回路３はクロック信号のタイミングによって
スイッチＳＷ１，ＳＷ２の開閉動作を制御するという構
成となっていたため、近時における半導体集積回路の高
速化によってクロック信号が高くなってくると、クロッ
ク信号の周期が短くなり、スイッチ制御回路３が誤動作
するという問題点が生じてくる。
【００１３】これは、本来、第一スイッチＳＷ１と第二
スイッチＳＷ２とは互い違いに開閉状態を繰り返すよう
に制御されるはずであるが、クロック信号の周期が短く
なってくると、データの入力と出力とを制御するタイミ
ングがずれ、第一スイッチＳＷ１がオンして閉状態とな
るタイミングにおいて、第二スイッチＳＷ２がオンした
状態のままという場合が発生する。
スイッチＳＷ２とは互い違いに開閉状態を繰り返すよう
に制御されるはずであるが、クロック信号の周期が短く
なってくると、データの入力と出力とを制御するタイミ
ングがずれ、第一スイッチＳＷ１がオンして閉状態とな
るタイミングにおいて、第二スイッチＳＷ２がオンした
状態のままという場合が発生する。
【００１４】すると、データ入力端子Ｄから第一情報保
持回路１に入力されるデータは、第二情報保持回路２を
介してそのまま出力端子Ｑから出力されるという、デー
タの突き抜けという現象が起こる。さらに、近時におけ
る半導体集積回路の機能が複雑化により、回路の故障を
発見するための試験のために膨大なテストデータが必要
になってきているが、このテストデータのデータ量はフ
リップフロップ回路の使用数に依存することが多いた
め、フリップフロップ回路内でテストデータのデータ量
を抑えるための工夫が必要である。
持回路１に入力されるデータは、第二情報保持回路２を
介してそのまま出力端子Ｑから出力されるという、デー
タの突き抜けという現象が起こる。さらに、近時におけ
る半導体集積回路の機能が複雑化により、回路の故障を
発見するための試験のために膨大なテストデータが必要
になってきているが、このテストデータのデータ量はフ
リップフロップ回路の使用数に依存することが多いた
め、フリップフロップ回路内でテストデータのデータ量
を抑えるための工夫が必要である。
【００１５】［目的］そこで本発明は、高速動作時にも
確実に動作するとともに、試験時におけるテストデータ
のデータ量を削減し、高集積化を図ったフリップフロッ
プ回路を提供することを目的としている。
確実に動作するとともに、試験時におけるテストデータ
のデータ量を削減し、高集積化を図ったフリップフロッ
プ回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】本発明によるフリップフ
ロップ回路は上記目的達成のため、所定の情報を保持す
る第一情報保持手段１と、該第一情報保持手段１に入力
される情報の入力経路を開閉する第一開閉手段ＳＷ１
と、該第一情報保持手段ＢＵＦ１から出力される情報を
保持する第二情報保持手段２と、該第二情報保持手段２
に入力される情報の入力経路を開閉する第二開閉手段Ｓ
Ｗ２と、該第一開閉手段ＳＷ１及び該第二開閉手段ＳＷ
２の開閉動作を制御する開閉制御手段３とを備え、前記
開閉制御手段３は、前記前記第二開閉手段ＳＷ２を開状
態とした後、所定の時間間隔をおいて前記第一開閉手段
ＳＷ１を閉状態とするように構成している。
ロップ回路は上記目的達成のため、所定の情報を保持す
る第一情報保持手段１と、該第一情報保持手段１に入力
される情報の入力経路を開閉する第一開閉手段ＳＷ１
と、該第一情報保持手段ＢＵＦ１から出力される情報を
保持する第二情報保持手段２と、該第二情報保持手段２
に入力される情報の入力経路を開閉する第二開閉手段Ｓ
Ｗ２と、該第一開閉手段ＳＷ１及び該第二開閉手段ＳＷ
２の開閉動作を制御する開閉制御手段３とを備え、前記
開閉制御手段３は、前記前記第二開閉手段ＳＷ２を開状
態とした後、所定の時間間隔をおいて前記第一開閉手段
ＳＷ１を閉状態とするように構成している。
【００１７】なお、この場合、前記開閉制御手段３は、
所定の制御信号に基づいて試験時に前記第一開閉手段Ｓ
Ｗ１及び前記第二開閉手段ＳＷ２をそれぞれ閉状態とす
るようにし、さらに、ダイナミック回路で構成すること
が望ましい。
所定の制御信号に基づいて試験時に前記第一開閉手段Ｓ
Ｗ１及び前記第二開閉手段ＳＷ２をそれぞれ閉状態とす
るようにし、さらに、ダイナミック回路で構成すること
が望ましい。
【００１８】
【作用】本発明では、開閉制御手段によって第一開閉手
段及び第二開閉手段の開閉動作が制御される場合、ま
ず、第二開閉手段が開状態とされた後、所定の時間間隔
をおいて第一開閉手段が閉状態とされる。すなわち、第
一情報保持手段に所定の情報が保持される場合、第二開
閉手段は必ず開状態となっているため、情報がそのまま
第二情報保持手段を介して出力されることがない。
段及び第二開閉手段の開閉動作が制御される場合、ま
ず、第二開閉手段が開状態とされた後、所定の時間間隔
をおいて第一開閉手段が閉状態とされる。すなわち、第
一情報保持手段に所定の情報が保持される場合、第二開
閉手段は必ず開状態となっているため、情報がそのまま
第二情報保持手段を介して出力されることがない。
【００１９】また、試験時には第一開閉手段及び第二開
閉手段がそれぞれ閉状態となり、入力されたデータがそ
のまま出力されるため、フリップフロップ回路がスルー
状態となり、試験時におけるフリップフロップ回路の存
在が無視できる。さらに、フリップフロップ回路がダイ
ナミック回路で構成されることにより、ＬＳＩのチップ
面積が小さくなる。
閉手段がそれぞれ閉状態となり、入力されたデータがそ
のまま出力されるため、フリップフロップ回路がスルー
状態となり、試験時におけるフリップフロップ回路の存
在が無視できる。さらに、フリップフロップ回路がダイ
ナミック回路で構成されることにより、ＬＳＩのチップ
面積が小さくなる。
【００２０】したがって、高速動作時にも確実に動作す
るとともに、試験時におけるテストデータのデータ量が
削減され、高集積化が図られる。
るとともに、試験時におけるテストデータのデータ量が
削減され、高集積化が図られる。
【００２１】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係るフリップフロップ回路の一実施例を示
す図であり、その要部構成を示す回路図である。まず、
構成を説明する。
１は本発明に係るフリップフロップ回路の一実施例を示
す図であり、その要部構成を示す回路図である。まず、
構成を説明する。
【００２２】なお、図１において、図５に示した従来例
に付された番号と同一番号は同一部分を示す。本実施例
のフリップフロップ回路は、大別して、第一情報保持手
段である第一情報保持回路１、第二情報保持手段である
第二情報保持回路２、第一開閉手段である第一スイッチ
ＳＷ１、第二開閉手段である第二スイッチＳＷ２、開閉
制御手段であるスイッチ制御回路３から構成されてい
る。
に付された番号と同一番号は同一部分を示す。本実施例
のフリップフロップ回路は、大別して、第一情報保持手
段である第一情報保持回路１、第二情報保持手段である
第二情報保持回路２、第一開閉手段である第一スイッチ
ＳＷ１、第二開閉手段である第二スイッチＳＷ２、開閉
制御手段であるスイッチ制御回路３から構成されてい
る。
【００２３】スイッチ制御回路３は、テストモード信号
入力端子ＴＭを有するとともに、ノアゲートＮＯＲ１，
ＮＯＲ２と、バッファアンプＡＭＰ１，ＡＭＰ２とから
構成され、テストモード信号が“Ｌ”、すなわち、通常
動作モード時は、クロック入力端子ＣＫから入力される
クロック信号に基づいてスイッチＳＷ１，ＳＷ２の開閉
動作を制御するが、この場合、第二スイッチＳＷ２の開
閉動作の制御からノアゲートＮＯＲ２及びバッファアン
プＡＭＰ２を介しての遅延分だけ遅れて第一スイッチＳ
Ｗ１の開閉動作が制御され、テストモード時には、第一
スイッチＳＷ１及び第二スイッチＳＷ２は共にオンして
閉状態となり、スルー状態となる。
入力端子ＴＭを有するとともに、ノアゲートＮＯＲ１，
ＮＯＲ２と、バッファアンプＡＭＰ１，ＡＭＰ２とから
構成され、テストモード信号が“Ｌ”、すなわち、通常
動作モード時は、クロック入力端子ＣＫから入力される
クロック信号に基づいてスイッチＳＷ１，ＳＷ２の開閉
動作を制御するが、この場合、第二スイッチＳＷ２の開
閉動作の制御からノアゲートＮＯＲ２及びバッファアン
プＡＭＰ２を介しての遅延分だけ遅れて第一スイッチＳ
Ｗ１の開閉動作が制御され、テストモード時には、第一
スイッチＳＷ１及び第二スイッチＳＷ２は共にオンして
閉状態となり、スルー状態となる。
【００２４】図２にノアゲートの回路構成の一例を示
す。すなわち、本実施例のノアゲートＮＯＲ１，ＮＯＲ
２は、図２に示すように、２個のＰチャネルＭＯＳトラ
ンジスタＰ１，Ｐ２と、２個のＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２とから構成されている。次に作用を説
明する。
す。すなわち、本実施例のノアゲートＮＯＲ１，ＮＯＲ
２は、図２に示すように、２個のＰチャネルＭＯＳトラ
ンジスタＰ１，Ｐ２と、２個のＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２とから構成されている。次に作用を説
明する。
【００２５】図３に本実施例の動作タイミングを示す。
まず、通常動作モード時においては、テストモード信号
入力端子ＴＭから“Ｌ”の信号が入力され、第一スイッ
チＳＷ１がオンして閉状態であれば、第二スイッチＳＷ
２はオフして開状態となり、それが交互に繰り返され
る。これが高速動作時になると第一スイッチＳＷ１と第
二スイッチＳＷ２との切り換わるタイミングが問題とな
り、特に、第一情報保持回路１（バッファ回路ＢＵＦ
１）にデータが保持される場合の、第一スイッチＳＷ１
がオフからオン、第二スイッチＳＷ２がオンからオフに
変化する場合が問題となってくる。
まず、通常動作モード時においては、テストモード信号
入力端子ＴＭから“Ｌ”の信号が入力され、第一スイッ
チＳＷ１がオンして閉状態であれば、第二スイッチＳＷ
２はオフして開状態となり、それが交互に繰り返され
る。これが高速動作時になると第一スイッチＳＷ１と第
二スイッチＳＷ２との切り換わるタイミングが問題とな
り、特に、第一情報保持回路１（バッファ回路ＢＵＦ
１）にデータが保持される場合の、第一スイッチＳＷ１
がオフからオン、第二スイッチＳＷ２がオンからオフに
変化する場合が問題となってくる。
【００２６】本実施例では、バッファ回路ＢＵＦ１から
バッファ回路ＢＵＦ２へのデータの突き抜けを防止する
ために、図３中（ａ）で示すように、第二スイッチＳＷ
２がオフした後に、第一スイッチＳＷ１がオンするよう
になっており、この問題点を解消している。また、図３
中（ｂ）で示すように、第一スイッチＳＷ１及び第二ス
イッチＳＷ２が両方ともオンしている期間が存在する
が、これはバッファ回路ＢＵＦ１のデータをバッファ回
路ＢＵＦ２に伝達するためのものであるため、フリップ
フロップ回路の動作に問題は生じない。
バッファ回路ＢＵＦ２へのデータの突き抜けを防止する
ために、図３中（ａ）で示すように、第二スイッチＳＷ
２がオフした後に、第一スイッチＳＷ１がオンするよう
になっており、この問題点を解消している。また、図３
中（ｂ）で示すように、第一スイッチＳＷ１及び第二ス
イッチＳＷ２が両方ともオンしている期間が存在する
が、これはバッファ回路ＢＵＦ１のデータをバッファ回
路ＢＵＦ２に伝達するためのものであるため、フリップ
フロップ回路の動作に問題は生じない。
【００２７】次に、テストモード時には、テストモード
信号入力端子ＴＭから“Ｈ”の信号が入力され、第一ス
イッチＳＷ１及び第二スイッチＳＷ２が両方ともオン状
態となるため、図３中（ｃ）で示すように、クロック信
号に関係なく、データ入力端子Ｄから入力されたデータ
はそのまま出力端子Ｑから出力される。すなわち、本実
施例では、ダイナミック型で構成しているが、テストモ
ード信号として“Ｈ”の入力があれば、入力端における
入力レベルが定まるので、クロック信号が停止しても電
源電流は流れなくなる。
信号入力端子ＴＭから“Ｈ”の信号が入力され、第一ス
イッチＳＷ１及び第二スイッチＳＷ２が両方ともオン状
態となるため、図３中（ｃ）で示すように、クロック信
号に関係なく、データ入力端子Ｄから入力されたデータ
はそのまま出力端子Ｑから出力される。すなわち、本実
施例では、ダイナミック型で構成しているが、テストモ
ード信号として“Ｈ”の入力があれば、入力端における
入力レベルが定まるので、クロック信号が停止しても電
源電流は流れなくなる。
【００２８】このように本実施例では、高速化に伴う誤
動作の問題に対しては、第一スイッチＳＷ１及び第二ス
イッチＳＷ２の開閉動作を決定するマスタとスレーブと
のクロックに時間差を設けることで、データの突き抜け
が防止され、試験時には、フリップフロップ回路の機能
がスルーバッファ機能となるため、データがスルーで通
過し、フリップフロップのデータ系及び配線系の故障が
楽に検証できる。
動作の問題に対しては、第一スイッチＳＷ１及び第二ス
イッチＳＷ２の開閉動作を決定するマスタとスレーブと
のクロックに時間差を設けることで、データの突き抜け
が防止され、試験時には、フリップフロップ回路の機能
がスルーバッファ機能となるため、データがスルーで通
過し、フリップフロップのデータ系及び配線系の故障が
楽に検証できる。
【００２９】また、ダイナミック型の構成とすることに
より、小型・高集積化が可能となり、これは多ビットの
フリップフロップほど効果が大きくなる。したがって、
高速動作時にも確実に安定して動作し、試験時における
テストデータのデータ量を削減できるとともに、高集積
化を図ることができる。
より、小型・高集積化が可能となり、これは多ビットの
フリップフロップほど効果が大きくなる。したがって、
高速動作時にも確実に安定して動作し、試験時における
テストデータのデータ量を削減できるとともに、高集積
化を図ることができる。
【００３０】
【発明の効果】本発明では、開閉制御手段によって第一
開閉手段及び第二開閉手段の開閉動作を制御する場合、
第二開閉手段を開状態とした後に、所定の時間間隔をお
いて第一開閉手段を閉状態とする。つまり、第一情報保
持手段に所定の情報を保持する場合、第二開閉手段は必
ず開状態となり、情報がそのまま第二情報保持手段を介
して出力されることがない。
開閉手段及び第二開閉手段の開閉動作を制御する場合、
第二開閉手段を開状態とした後に、所定の時間間隔をお
いて第一開閉手段を閉状態とする。つまり、第一情報保
持手段に所定の情報を保持する場合、第二開閉手段は必
ず開状態となり、情報がそのまま第二情報保持手段を介
して出力されることがない。
【００３１】また、試験時には第一開閉手段及び第二開
閉手段をそれぞれ閉状態とし、入力されたデータをその
まま出力することができるため、テストデータのデータ
量に関与するフリップフロップ回路の存在を無視でき
る。さらに、フリップフロップ回路をダイナミック回路
で構成することで、ＬＳＩのチップ面積を小さくでき
る。
閉手段をそれぞれ閉状態とし、入力されたデータをその
まま出力することができるため、テストデータのデータ
量に関与するフリップフロップ回路の存在を無視でき
る。さらに、フリップフロップ回路をダイナミック回路
で構成することで、ＬＳＩのチップ面積を小さくでき
る。
【００３２】したがって、高速動作時にも確実に動作す
るとともに、試験時におけるテストデータのデータ量を
削減でき、さらに高集積化を図ることができる。
るとともに、試験時におけるテストデータのデータ量を
削減でき、さらに高集積化を図ることができる。
【図１】本実施例の要部構成を示す概略回路図である。
【図２】図１のノアゲートの構成を示す回路図である。
【図３】本実施例の動作タイミングを示すタイミングチ
ャートである。
ャートである。
【図４】従来のスタティック型フリップフロップ回路の
概略回路図である。
概略回路図である。
【図５】従来のダイナミック型フリップフロップ回路の
概略回路図である。
概略回路図である。
１ 第一情報保持回路（第一情報保持手段） ２ 第二情報保持回路（第二情報保持手段） ３ スイッチ制御回路（開閉制御手段） ＳＷ１ 第一スイッチ（第一開閉手段） ＳＷ２ 第二スイッチ（第二開閉手段） Ｄ データ入力端子 ＣＫ クロック入力端子 Ｑ 出力端子
Claims (3)
- 【請求項１】所定の情報を保持する第一情報保持手段
（１）と、 該第一情報保持手段（１）に入力される情報の入力経路
を開閉する第一開閉手段（ＳＷ１）と、 該第一情報保持手段（１）から出力される情報を保持す
る第二情報保持手段（２）と、 該第二情報保持手段（２）に入力される情報の入力経路
を開閉する第二開閉手段（ＳＷ２）と、 該第一開閉手段（ＳＷ１）及び該第二開閉手段（ＳＷ
２）の開閉動作を制御する開閉制御手段（３）と、 を備え、 前記開閉制御手段（３）は、前記前記第二開閉手段（Ｓ
Ｗ２）を開状態とした後、所定の時間間隔をおいて前記
第一開閉手段（ＳＷ１）を閉状態とすることを特徴とす
るフリップフロップ回路。 - 【請求項２】前記開閉制御手段（３）は、所定の制御信
号に基づいて試験時に前記第一開閉手段（ＳＷ１）及び
前記第二開閉手段（ＳＷ２）をそれぞれ閉状態とするこ
とを特徴とする請求項１記載のフリップフロップ回路。 - 【請求項３】前記第一情報保持手段（１）及び第二情報
保持手段（２）は、それぞれ１つのバッファからなるダ
イナミック回路で構成することを特徴とする請求項１、
または２記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137150A JPH05335899A (ja) | 1992-05-28 | 1992-05-28 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137150A JPH05335899A (ja) | 1992-05-28 | 1992-05-28 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335899A true JPH05335899A (ja) | 1993-12-17 |
Family
ID=15191992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137150A Withdrawn JPH05335899A (ja) | 1992-05-28 | 1992-05-28 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35576E (en) * | 1991-06-21 | 1997-07-29 | Center For Innovative Technology | Method for increasing the corrosion resistance of aluminum and aluminum alloys |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
-
1992
- 1992-05-28 JP JP4137150A patent/JPH05335899A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35576E (en) * | 1991-06-21 | 1997-07-29 | Center For Innovative Technology | Method for increasing the corrosion resistance of aluminum and aluminum alloys |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |