KR100197984B1 - 매칭 딜레이 회로 - Google Patents

Abstract

본 발명은 반도체 집적 회로의 매칭 딜레이 회로에 관한 것으로, 입력 신호를 각각 일정시간동안 지연시키는 제1, 제2 지연 수단과 ; 상기 제1 또는 제2 지연 수단으로부터 전달된 지연 펄스 신호를 기준 신호에 의해 샘플링시켜 출력하는 샘플링 수단과 ; 상기 입력 신호가 제1 논리 상태를 가질 때 상기 제1 지연 수단의 출력 신호를 상기 샘플링 수단으로 전달하는 제1 스위칭 수단과 ; 상기 입력신호가 제2논리 상태를 가질 때 상기 제2 지연 수단의 출력 신호를 상기 샘플링 수단으로 전달하는 제2 스위칭 수단을 구비시켜 입력 신호의 천이 방향에 따른 딜레이 경로를 각각 다르게 구성함으로써, 단일 딜레이 경로 사용할 때에 발생하는 입력 신호의 천이 방향에 따른 딜레이 시간의 차이를 없앨 수 있으며, 부수적으로 신호 입력단에서 셋-업, 홀드 시간의 조정이 용이해 지는 효과가 있다.

Description

매칭 딜레이 회로

제1도는 종래기술에 따른 매칭 딜레이 회로의 블록도.

제2도는 제1도에 도시된 회로에 의한 딜레이 차이를 나타낸 동작 타이밍도.

제3도는 본 발명의 일실시예에 의한 매칭 딜레이 회로도.

제4도는 제3도에 도시된 회로에 의한 딜레이 차이를 나타낸 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 지연 회로부 11 : 샘플링 회로부

20 : 제1지연 회로부 30 : 제2지연 회로부

본 발명은 입력 신호를 일정 논리에 의해 일정시간동안 지연시키는 반도체 집적회로의 매칭 딜레이(Matching Delay) 회로에 관한 것으로, 특히 입력신호의 천이 방향에 따른 딜레이 경로를 각각 다르게 구성함으로써, 단일 딜레이 경로 사용시에 발생하는 입력 신호의 천이 방향에 따른 딜레이 시간의 차이를 제거시킨 매칭 딜레이 회로에 관한 것이다.

본 발명은 어떤 입력 신호를 기준(rdference) 신호에 의해 샘플링(sampling)하는 회로에 사용할 수 있으며, 일반적인 신호의 딜레이 경로에 있어서 입력 신호의 천이 방향에 따른 딜레이 차이를 없애고자 할 때 이용할 수 있다.

종래의 기술에서는 입력 신호에 따라 제1도에 도시된 것과 같은 단일 경로(path)를 갖는 매칭 딜레이 회로를 이용하게 된다.

이와같이, 단일 경로만을 갖는 종래의 매칭 딜레이 회로는 지연 회로부(10)에 의해 일정시간동안 지연된 입력 신호를 기준 신호를 사용하여 샘플링할 경우, 제2도에 도시된 것처럼 천이 방향에 따라 딜레이(dH와 dL)가 차이가 나게 된다.

이는 샘플링시에 셋-업(set-up), 홀드(hold) 시간이 신호의 천이 방향에 따라 다소간의 차이가 생기게 되기 때문이다.

즉, 기준 신호에 의해 입력 신호를 샘플링하는 매칭 딜레이를 이용하는 입력 버퍼단의 경우 입력 신호가 '하이'에서 '로우'로 천이하는 경우와 '로우'에서 '하이'로 천이하는 경우에, 기준 신호는 신호의 한쪽 구간(edge)('하이'에서 '로우'로 천이시의 입력면, 또는 '로우'에서 '하이'로의 천이시의 입력면)만을 이용하게 되므로 기준 신호('b'펄스)가 갖는 딜레이(dc)는 일정하다.

이에 비해 입력 신호('c'펄스)는 '하이'에서 '로우', 또는 '로우'에서 '하이' 천이 모두를 샘플링하여야 하는데, 이에 따라 딜레이 경로를 통과한 후 각각의 딜레이(dH와 dL)가 차이가 나게 된다('d'펄스).

이는 샘플링시에 셋-업, 홀드 시간이 신호의 천이 방향에 따라 다소간의 차이가 생기게 되며, 셋-업 홀드 시간을 위해 딜레이 경로를 수정할 경우 천이 방향에 따른 딜레이 차이를 쉽게 수정할 수가 없다.

따라서, 본 발명에서는 입력 신호의 천이 방향에 따른 딜레이 경로를 각각 다르게 구성함으로써 단일 딜레이 경로 사용할 때에 발생하는 입력 신호의 천이 방향에 따른 딜레이 시간의 차이를 제거시킨 매칭 딜레이 회로를 제공하는 데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 매칭 딜레이 회로에서는 입력 신호를 각각 일정시간동안 지연시키는 제1, 제2 지연 수단과;

상기 제1 또는 제2 지연 수단으로부터 전달된 지연 펄스 신호를 기준신호에 의해 샘플링시켜 출력하는 샘플링 수단과 ;

상기 입력신호가 제1 논리 상태를 가질 때 상기 제1 지연 수단의 출력신호를 상기 샘플링 수단으로 전달하는 제1 스위칭 수단과 ;

상기 입력신호가 제2 논리 상태를 가질 때 상기 제2 지연 수단의 출력신호를 상기 샘플링 수단으로 전달하는 제2 스위칭 수단과 ;

상기 입력신호의 제1 또는 제2 논리 상태에 따라 상기 제1 또는 제2 스위칭 수단을 선택 구동하도록 제어하는 스위칭 제어수단을 구비하였다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 대해 상세히 설명하기로 한다.

제3도는 본 발명의 일실시예에 의한 매칭 딜레이 회로도를 나타낸 것으로, 입력 신호를 전달하는 제1노드(N1)와 ; 상기 제1노드(N1) 및 제2노드(N2) 사이에 접속된 제1 지연 회로부(20)와 ; 상기 제2노드(N2) 및 제4노드(N4) 사이에 접속되며 게이트가 제5노드(N5)에 연결된 제1 NMOS형 트랜지스터(MN1)와 ; 상기 제1노드(N1) 및 제3노드(N3) 사이에 접속된 제2지연 회로부(30)와 ; 상기 제3노드(N3) 및 상기 제4노드(N4) 사이에 접속되며 게이트가 제6노드(N6)에 연결된 제2 NMOS형 트랜지스터(MN2)와, 상기 제5노드(N5) 및 상기 제6노드(N6) 사이에 접속된 제2 반전 게이트(I2)와, 상기 제1노드(N1) 및 상기 제5노드(N5) 사이에 접속된 제1게이트(I1)와, 상기 제4노드(N4)의 신호를 입력된 기준 신호에 의해 샘플링하는 샘플링 회로부(11)로 구성된다.

제3도에서 입력 패드(PAD)를 통해 입력되는 입력 신호는 천이 방향에 따라 도면에 도시된 것과 같이 3가지의 경로를 통해 전달된다.

두 개의 경로는 실제 신호가 전달되는 경로이고, 나머지 한 개의 경로는 전달된 두 신호를 스위칭(switching)하기 위한 신호로 이용된다.

그러면, 상기 회로의 동작을 제4도에 도시된 동작 타이밍도를 보면서 설명하기로 한다.

먼저, 입력 패드를 통해 입력되는 입력 신호(a)가 구간 1에서와 같이 '로우'에서 '하이'로 천이되는 경우, 이 입력 신호는 제1지연 회로부(20)와 제2지연 회로부(30)를 통해 각각 제2노드(N2)와 제3노드(N3)로 전달되지만, 상기 제1게이트(I1)에 의해 제5노드(N5)의 전위는 '하이', 상기 제2반전게이트(I2)에 의해 제6노드(N6)의 전위는 '로우'가 됨으로써 상기 제1 NMOS형 트랜지스터(MN1)는 턴-온되고 상기 제2NMOS형 트랜지스터(MN2)는 턴-오프되어 상기 제1지연 회로부(20)에서 전달된 제2노드(N2)의 신호만이 상기 제4노드(N4)를 통해 샘플링 회로부(11)로 제4도의 inH 펄스 신호(b)를 발생하게 된다.

마찬가지로, 구간 2에서와 같이 입력신호(a)가 '하이'에서 '로우'로 천이되는 경우에는 이 입력 신호도 제1지연 회로부(20)와 제2지연 회로부(30)를 통해 각각 제2노드(N2)와 제3노드(N3)로 전달되지만, 상기 제1게이트(I1)에 의해 제5노드(N5)의 전위는 '로우', 상기 제2반전 게이트(I2)에 의해 제6노드(N6)의 전위는 '하이'가 됨으로써 상기 제1 NMOS형 트렌지스터(MN1)는 턴-오프되고 상기 제2 NMOS형 트랜지스커(MN2)는 턴-온되어 상기 제2 지연 회로부(30)에서 전달된 제3노드(N3)의 신호만이 상기 제4노드(N4)를 통해 샘플링 회로부(11)로 제4도의 inL 펄스 신호(c)를 발생하게 된다.

따라서, 상기 샘플링 회로부(11)를 통해 최종적으로 출력되는 펄스 신호는 제4도의 inD 펄스 신호(d)에서도 볼 수 있듯이, 입력 신호에 대해 천이 방향에 따라 각각 발생되는 딜레이 시간(dH와 dL)이 본 발명에서는 동일한 값을 가지는 것을 알 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 매칭 딜레이 회로를 반도체 집적 회로에 구현하게 되면 입력 신호의 천이 방향에 따른 딜레이 경로를 각각 다르게 구성함으로써 단일 딜레이 경로 사용시에 발생하는 입력 신호의 천이 방향에 따른 딜레이 시간의 차이를 없앨 수 있으며, 부수적으로 신호 입력단에서 셋-업, 홀드 시간의 조정이 용이해 지는 효과가 있다.

Claims (4)

1. 반도체 집적 회로에 있어서, 입력신호를 각각 일정시간동안 지연시키는 제1, 제2지연 수단과 ; 상기 제1 또는 제2지연 수단으로부터 전달된 지연 펄스신호를 기준신호에 의해 샘플링시켜 출력하는 샘플링 수단과 ; 상기 입력 신호가 제1논리 상태를 가질 때 상기 제1지연 수단의 출력신호를 상기 샘플링 수단으로 전달하는 제1 스위칭 수단과 ; 상기 입력 신호가 제2논리 상태를 가질 때 상기 제2지연 수단의 출력신호를 상기 샘플링 수단으로 전달하는 제2 스위칭 수단과 ; 상기 입력 신호의 제1 또는 제2 논리 상태에 따라 상기 제1 또는 제2 스위칭 수단을 선택 구동하도록 제어하는 스위칭 제어수단을 구비하는 것을 특징으로 하는 매칭 딜레이 회로.
2. 제1항에 있어서, 상기 제1 및 제2 지연 수단은 각각 다른 지연시간을 갖는 펄스 신호를 출력하는 것을 특징으로 하는 매칭 딜레이 회로.
3. 제1항에 있어서, 상기 제1논리 상태는, 상기 입력신호가 로우에서 하이로 천이되는 경우이고, 상기 제2논리 상태는, 상기 입력신호가 하이에서 로우로 천이되는 경우인 것을 특징으로 하는 매칭 딜레이 회로.
4. 제1항에 있어서, 상기 제1 및 제2 스위칭 수단은 NMOS형 트랜지스터로 구성된 것을 특징으로 하는 매칭 딜레이 회로.