KR100309618B1 - 병렬/직렬 변환기 - Google Patents

Abstract

본 발명은 전류 평가 원리에 따른 변환기에 관한 것이다. 이러한 변환기는 신호 경로와 더불어 모든 신호 경로로서 의도적으로 야기되는 열악한 전파 시간 특성을 가진 기준 경로를 갖는다. 이러한 변환기에서 전류원의 변환 및 차단은 입력 홀딩 소자에서 기준 경로가 종료 통보를 제공할 때 이루어진다. 이러한 변환기의 장점은 적은 라인 크로스토크 및 적은 칩 표면과 더불어 특히 높은 신호 처리 속도 및 적은 전력 손실에 있다. 또다른 중요한 단점은 변환기가 기술 파라메터, 온도 및 공급 전압에 적응적이라는 것이다. 즉, 상기 값이 병렬/직렬 변환기의 기능에 거의 영향을 주지 않는다.

Description

병렬/직렬 변환기 {Parallel/serial-converter}

본 발명은 병렬/직렬 변환기에 관한 것이다.

반도체 기술의 급속한 개발은 칩 표면, 게이트 수 및 전력 손실의 증가와 동시에 끊임없이 증가하는 클록 레이트를 특징으로 한다. 따라서, 하이 병렬 버스 시스템에서는 긴 라인 길이에도 불구하고 신호가 매우 신속하고 전력 손실이 적게 전송되어야 한다. 버스 시스템에서 정보는 하이 병렬 버스 라인에서 전압 레벨 또는 전류 레벨의 형태로 검출되고 평가된다.

전압 평가시 레벨은 종종 전체 공급 전압 스윙으로 전달된다. 전력 손실의 감소는 레벨 강하에 의해 이루어질 수 있으나, 이것은 전송 속도를 감소시킨다. 라인의 길이가 매우 길 때, 전압 전송은 전력 소비 및 속도와 관련해서 많은 문제를 갖는다. 공급 전압 크기의 레벨 변동을 갖는 긴 라인은 또한 라인 크로스토크와 관련한 매우 큰 문제를 야기시킨다. 전압 평가의 변형된 형태는 전압 스윙을 감소시키고 작은 전력 손실을 갖지만, 용량성 결합에 대해 매우 민감하다.

전류 평가시 전류가 전송되고, 이상적인 경우에 0에 가까운 최소 전압 스윙만이 나타나므로 라인 크로스토크가 현저히 감소된다. 특히 라인이 매우 긴 경우에는 상기 원리가 전력 손실 및 전압 평가의 속도에 관련해서도 적용된다.

독일 특허 제 44 30 631호에는 집적 회로에서 전력 감소를 위한 회로가 공지되어 있다. 여기서는 버스 라인에 전류 평가 회로가 제공된다.

본 발명의 목적은 비트 라인의 적은 크로스토크 및 적은 칩 표면과 더불어, 부가로 특히 높은 신호 처리 속도 및 적은 전력 손실을 가지며, 기술 파라메터, 온도 및 공급 전압에 대해 적응적이도록, 즉 상기 값이 병렬/직렬 변환기의 기능에 거의 영향을 주지 않도록 구성된, 전류 평가 원리에 따른 병렬/직렬 변환기를 제공하는 것이다.

도 1은 본 발명에 따른 병렬/직렬 변환기의 회로도.

도 2는 도 1에 도시된 변환기의 레벨 발생기의 세부도.

도 3은 도 1에 도시된 변환기의 회로 부분의 세부도.

도 4는 도 1, 2 및 3에 도시된 장치의 동작을 설명하기 위한 시간 다이어그램.

* 도면의 주요 부분에 대한 부호의 설명 *

A1...Ai...Am: 출력 B, K4: 출력 신호

BL: 버스 라인 BW: 평가 장치

CLK: 클록 신호 DBUF: 지연단

EL/SQ1...EL/SQi...EL/SQm: 입력 홀딩 소자

EN: 활성화 신호 GND: 접지 전위

L_OUT: 출력 홀딩 소자 M11: 부가 트랜지스터

REL/RSQ: 기준 입력 홀딩 소자 RBL: 기준 버스 라인

RBW: 기준 평가 유닛 RDY: 종료 통보 신호

SR: 선택 장치 VDD: 공급 전압

Vtp, Vtn: 한계치 전압

상기 목적은 본 발명에 따라

- 전류원으로서 형성된 입력 홀딩 소자는 그입력이 병렬 입력에 접속되며 그 출력이 신호 버스 라인에 접속되고, 상기 입력 홀딩 소자는 개별적으로 클록 신호에 의해 클록 제어되는 선택 장치에 의해 활성화될 수 있으며,

- 평가 장치가 제공되고, 상기 평가 장치는 그 입력이 신호 버스 라인에 접속되며 그것의 출력 신호로부터 출력 홀딩 소자를 통해 직렬 출력 신호가 형성되고,

- 전류원으로서 형성된 기준 입력 홀딩 소자가 제공되며, 상기 기준 입력 홀딩 소자는 항상 입력 홀딩 소자와 동시에 활성화되고 그 출력이 기준 버스 라인을 통해 기준 평가 유닛에 접속되며, 상기 기준 버스 라인은 항상 신호 버스 라인의 전파 시간 보다 긴 신호 전파 시간을 가지며,

- 기준 평가 유닛의 출력 신호로부터 종료 통보 신호가 발생되고 유닛에서 상기 종료 통보 신호로부터 클록 신호와 함께 활성화 신호가 형성되며, 상기 활성화 신호는 인수 신호로서 출력 홀딩 소자에 공급되는 것을 특징으로 하는 병렬/직렬 변환기에 의해 달성된다.

본 발명의 바람직한 개선예는 청구의 범위 종속항에 제시된다.

본 발명을 첨부된 도면을 참고로 구체적으로 설명하면 하기와 같다.

도 1에는 본 발명에 따른 병렬/직렬 변환기가 도시된다. 변환기는 예컨대 전류 평가 원리에 따른 병렬/직렬 변환기(2)를 가진 개별 신호 경로 및 기준 경로를 포함한다. 상기 기준 경로는 제어 신호를 발생시키기 위한 유닛(TBUF) 및 선택 장치(SR)를 통해 예시적으로 제시된 신호 경로 또는 다수의 신호 경로를 제어한다. 도 1에는 통상적으로 다수인 버스 라인에 대해 대표적으로 단 하나의 버스 라인(BL) 만이 도시된다.

기준 경로는 전류원으로서 구현된 입력 홀딩소자(REL/RSQ), 기준 버스라인(RBL), 기준 평가 유닛(RBW) 및 경우에 따라 지연회로(DBUF)를 포함한다. 유닛(TBUF)는 종료 통보 신호(RDY) 및 클록 신호(CLK)에 따라 활성화 신호(EN) 및 리세트 신호(R)를 형성한다. 선택장치(SR)는 예컨대 기록 레지스터의 형태로 구현되며, 이것은 클록신호(CLK)에 의해 클록 제어되며 활성화 신호(EN)에 의해 활성화된다.

신호 경로의 고유의 병렬/직렬 변환기(2)는 전류원으로서 구현된 입력 홀딩 소자(EL/SQ1 ... EL/SQi ... EL/SQm)를 포함하며, 상기 홀딩 소자 각각은 병렬 입력(A1 ... Ai ... Am)에 접속되고, 홀딩 소자의 출력은 1 비트 폭의 버스 라인(BL)에 접속된다. 홀딩 소자(EL/SQ1 ... EL/SQi ... EL/SQm)는 활성화 입력(ENB1 ...ENBi ... ENBm)을 포함하며, 상기 활성화 입력은 선택장치(SR)의 출력을 통해 제어될 수 있고, 여기서 활성화는 로우-상태에 의해 이루어진다. 버스 라인(BL)은 평가 장치(BW)의 입력에 접속된다. 상기 평가 장치(BW)는 레벨 발생기(PG)의 출력신호(P) 및 (N)에 의해 제어된다. 평가 장치(BW) 다음에는 출력 홀딩 소자(AL)이 접속되며, 상기 홀딩 소자(AL) 다음에는 클록 동기화를 위한 플립 플롭(FF)이 접속된다. 플립 플롭(FF)의 출력에는 직렬 출력신호(B)가 생긴다. 평가 장치(BW)는 신호(EN)에 의해 활성화될 수 있고 신호(R)에 의해 리세트될 수 있다. 출력 홀딩 소자는 마찬가지로 신호(EN)에 의해 활성화될 수 있고 플립 플롭(FF)은 클록 신호(CLK)에 의해 클록 제어된다.

기준 입력 홀딩 소자(REL/RSQ)는 활성화 입력(RENB)을 포함한다. 상기 활성화 입력(RENB)은 입력 홀딩 소자(EL/SQ1 ... EL/SQi ... EL/SQm) 중 하나가 활성화되면 항상 선택장치(SR)에 의해 활성화된다. 기준 평가 유닛(RBW)은 평가 장치(BW)와 마찬가지로 구성되며, 마찬가지로 레벨 발생기(PG)에 접속되고 마찬가지로 활성화 신호(EN) 및 리세트 신호(R)을 받는다.

기준 평가 유닛(RBW)의 출력 신호는 직접 또는 시간 지연 유닛(DBUF)을 통해 유닛(TBUF)의 입력에 접속되며 종료 통보 신호(RDY)를 야기시킨다. 지연 유닛(DBUF)은 다수의 게이트 전파시간 만큼 지연시키며 데이터 보존도를 높이기 위해 사용된다.

기준 버스 라인(RBL)은 신호 경로의 버스 라인(BL) 보다 약간 더 긴 신호 전파시간을 갖는다. 이것은 예컨대 기준 버스 라인이 각각의 버스 라인(BL) 보다 길게 하거나, 또는 예컨대 레이아웃에서 기준 버스 라인 양측에 접지에 접속된 더미 (dummy)라인을 배치하고, 기준 라인에 대한 그것의 간격이 2개의 인접한 비트 라인 사이의 간격 보다 작게 함으로써 이루어질 수 있다.

바람직하게는 기준 버스 라인(RBL) 및 3 금속층 프로세스에서 모든 버스 라인(BL)은 가장 낮은 기생 용량을 가지며 일반적으로 가장 낮은 옴 저항을 갖는 가장 높은 금속 평면에 뻗는다. 또한, 가장 높은 금속 평면에 있는 버스 라인은 강제로 교차하는, 전체 전압 레벨을 야기시키는 라인에 의해 전하 간섭으로부터 보호될 수 있다. 이것은 상기 교차하는 라인이 제 1 금속 층에 뻗으며, 동시에 공급 전압(VDD)과 접촉하는, 제 2 금속층 내의 중첩하는 라인에 의해 차폐됨으로써 이루어진다.

도 2에는 레벨 발생기(PG)가 예시적으로 도시된다. 레벨 발생기(PG)는 전류원(SQ), p-채널 MOS 트랜지스터(M3), n-채널 트랜지스터(M4) 및 p-채널 트랜지스터(M5)를 포함한다. 전류원(SQ)은 접지 전위(GND)에 접속되고 직렬로 접속된 트랜지스터(M3), (M4) 및 (M5)를 통해 공급 전압(VDD)에 접속된다. 트랜지스터(M4) 및 (M5)의 게이트는 출력 노드(N)를 통해 2개의 트랜지스터(M4)와 (M5) 사이의 연결점에 접속된다. 트랜지스터(M3)의 게이트는 출력 노드(P)를 통해 트랜지스터(M3)와 전류원(SQ) 사이의 연결점에 접속된다.

도 3에는 1 비트 폭의 버스 라인(BL)을 가진 병렬/직렬 변환기(2)가 예시적으로 상세히 도시된다. 전류원으로서 형성된 입력 홀딩 소자(EL/SQ1)는 NAND-게이트(N1), 인버터(I1) 및 트랜지스터(T11) ... (T41)를 포함한다. 트랜지스터(T11)및 (T41)는 인버터를 형성하며, 상기 인버터는 출력 노드(K11)를 포함하며 인버터(I1)를 통해 피드백된다. 병렬 입력(A1)은 선택 신호(CS)에 따라 전달 트랜지스터(T31)를 통해 트랜지스터(T41) 및 (T11)로 형성된 인버터의 입력에 접속될 수 있다. 출력 노드(K11)는 부가의 전달 트랜지스터(T21)를 통해 버스 라인(BL)에 접속될 수 있다. NAND-게이트(N1)의 출력은 전달 트랜지스터(T21)의 게이트에 접속되며 NAND-게이트(N1)의 제 1 입력은 활성화 입력(EN1)에 접속되고 NAND-게이트의 제 2 입력은 노드(K11)에 접속된다. 인버터(I1)를 통한 피드백은 트랜지스터(T41) 및 (T11)로 형성된 인버터와 함께 홀딩 소자를 형성한다. 상기 홀딩 소자의 출력은 활성화 신호(ENB1)에 따라 NAND-게이트(N1) 및 전달 트랜지스터(T21)을 통해 버스 라인(BL)에 접속될 수 있다. 전류원으로서 형성된 부가의 입력 홀딩 소자(EL/SQ2 ... EL/SQi ... EL/SQm)는 입력 홀딩 소자(EL/SQ1)에 상응하게 구성된다.

도 3에 도시된 평가 장치(BW)는 p-채널 MOS 트랜지스터(M6), n-채널 트랜지스터(M7), p-채널 MOS 트랜지스터(M8), n-채널 MOS 트랜지스터(M9), p-채널 트랜지스터(M10) 및 p-채널 트랜지스터(M11)를 포함한다. 트랜지스터(M6), (M7) 및 (M8)는 직렬로 접지 전위와 공급 전압(VDD) 사이에 접속된다. 트랜지스터(M7)의 게이트는 레벨 발생기(PG)의 출력 노드(N)에 접속되고 트랜지스터(M6)의 게이트는 레벨 발생기(PG)의 출력 노드(P)에 접속된다. 2개의 트랜지스터(M3) 및 (M6) 그리고 (M4) 및 (M7)가 전류 미러로서 접속됨으로써, 트랜지스터(M3) 및 (M4) 내의 전류, 즉 전류원(SQ1)에 의해 인가되는 전류와 동일한 전류가 트랜지스터(M6) 및 (M7)를통해 흐른다. 트랜지스터(M3 ... M8)는 소위 강력한 반전 영역에서 동작하므로 작은 영구적인 횡축 성분이 흐른다. 트랜지스터(M8)의 게이트 및 트랜지스터(M10)의 게이트가 노드(K2)를 통해 2개의 트랜지스터(M7) 및 (M8) 사이의 연결점에 접속되고, 트랜지스터(M11)를 통해 공급 전압(VDD)에 접속된다. 트랜지스터(M10)의 제 1 단자는 공급 전압(VDD)에 접속되고, 트랜지스터(M10)의 제 2 단자는 노드점(K3)을 통해 트랜지스터(M9)의 제 1 단자에 접속되며, 트랜지스터(M9)의 제 2 단자는 접지 전위에 접속된다. 트랜지스터(M11)의 게이트는 활성화 신호(EN)에 의해 제어되고, 트랜지스터(M9)의 게이트는 리세트 신호(R)에 의해 제어된다. 노드(K3)는 인버터(INV)를 통해 노드(K4)에 접속된다. 인버터(INV)가 n-채널 MOS 트랜지스터(M12) 및 p-채널 트랜지스터(M14)로 구성된 약한 인버터를 통해 피드백되고, 상기 약한 인버터는 그것의 전류 세기가 인버터(INV) 보다 약하게 설계되기 때문에, 인버터(INV)는 출력에서 0이 아닌 일정 입력 전류 세기 한계치를 벗어날 때야 비로소 다른 상태로 바뀐다. 노드(K4)는 출력 홀딩단(L_OUT)의 입력에 접속되고 활성화 신호(EN)에 따라 노드(K5)에 접속될 수 있다. 여기서, 노드(K5)는 플립 플롭(FF)의 입력에 접속되며, 플립 플롭은 클록 신호(CLK)에 의해 클록 제어되고 출력에서 직렬 출력신호(B)를 공급한다.

도 4에는 1:1 의 듀티 팩터를 가진 클록 신호(CLK), 활성화 신호(EN), 리세트 신호(R), 입력 신호(A1) 및 (A2), 활성화 신호(ENB1) 및 (ENB2), 기준 버스 라인 신호(RBL), 버스 라인 신호(BL) 및 직렬 출력 신호(B)가 시간적으로 상관되어 도시된다. 병렬 입력(A1)이 로우-전위를 가지므로 노드(K11)는 하이-전위를 가지며, 병렬 입력(A2)이 하이-전위를 가지므로 노드(K12)는 로우-전위를 갖는다. 먼저 활성화 신호(ENB1)에 의해 제 1 입력 홀딩 소자가 활성화된 다음, 활성화 신호(RENB)에 의해 기준 입력 홀딩 신호가 활성화된다. 기준 버스 라인에서는 작은 전압 강하가 나타나지만, 신호 버스 라인에서는 나타나지 않는데, 그 이유는 A1으로 인해 버스 라인(BL)이 전류를 흘리지 않기 때문이다. 그리고 나서, 제 2 입력 홀딩 소자가 활성화 신호(ENB2)에 의해 활성화되고 기준 입력 홀딩 신호가 활성화 신호(RENB)에 의해 활성화된다. 기준 버스 라인(RBL) 및 신호 버스 라인(BL)은 작은 전압 강하를 나타내는데, 그 이유는 입력(A2)이 하이-전위를 가지며 전류가 버스 라인(BL) 및 트랜지스터(T22) 및 (T12)를 통해 접지 전위(GND)로 흐르기 때문이다. 다음 클록 펄스에 의해 제 2 입력 신호가 직렬 출력 신호(B)로서 인가되고, 이하 상응하게 이루어진다.

평가 단계를 시작할 때, 트랜지스터(M9) 및 (M11)가 차단되고, 노드(K3)는 로우-전위를 가지며, 노드(K4)는 하이-전위를 갖는다. 출력 홀딩 소자(L_OUT)가 경로에 접속됨으로써, 노드(4)의 신호가 반전되어 노드(K5)에 접속된다. 즉, 노드(K5)가 로우-전위를 갖는다. 버스 라인은 레벨 발생기(PG)에 의해 대략 VDD - Vtp - Vtn의 전위로 유지된다. 전압(Vtp)은 p-채널 MOS 트랜지스터(M5)의 한계치 전압을 나타내며, 전압(Vtn)은 n-채널 트랜지스터((M4)의 한계치 전압을 나타낸다. 트랜지스터(T1i), (T2i)를 가진 노드(K1i)의 전위에 따라 전류가 인가되거나 또는 인가되지 않는다. 이러한 원리에 의해 반대 방향으로 제어되는 버스 라인에 의한 용량성 크로스토크의 동적 2배화가 피해진다.

또한, 전류원 트랜지스터(T1i), (T2i)는 전압 평가시 필요한 강력한 드라이버에서와는 달리, 대략 최소 트랜지스터로서 구현될 수 있으며, 이것은 다수의 상기 소자로 인해 칩표면을 현저히 감소시킨다. K1i = H 의 경우에는 전류가 인가되지 않으며, 평가 장치가 초기 상태로 유지된다. Kli = L의 경우에는 인가된 전류가 트랜지스터(M8)를 통해 트랜지스터(M10)에 대해 전류 미러 방식으로 제공되고 피드백된 인버터(INV)의 플립을 야기시킨다. 독일 특허 공보 제 44 30 631호에 제시된 회로와는 달리, 버스 라인의 동작점이 한계치 전압(Vtp) 만큼 낮아짐으로써, 평가 장치의 내부 저항 및 그로 인한 버스 라인에서의 전압 변동이 현저히 감소된다. 평가 단계의 시작시, 인가된 전류를 트랜지스터(M8)에 의해 거의 완전히 인수하는 것이 중요하기 때문에, 노드(K2)에서의 반응 시간이 현저히 감소된다. 리세트 신호(R)에 의한 리세트 후에, 노드(K3)는 로우-전위로 초기화되고 노드(K4)는 하이-전위로 초기화된다. 미러 트랜지스터(M10)는 약한 n-채널 피드백 트랜지스터(M10)를 과-구동(over-drive)시키며, 이것은 노드(K3)가 하이-레벨을 가지며 노드(K4)가 로우-레벨을 갖게 한다.

후속 신호 처리를 가속시키기 위해, 바람직하게는 입력에 전달 트랜지스터로서 n-채널 MOS 트랜지스터(n-채널 래치)를 가진 출력 홀딩 소자(L_OUT)가 선택된다. 상기 출력 홀딩 소자(L_OUT)는 시간 임계 평가 단계 동안 노드(K4)에 인가된 로우-전위를 매우 짧은 지연 시간으로 가지고 전달한다. 전달 트랜지스터는 예컨대 입력 홀딩 소자의 인버터(I1)와 입력(A1) 사이에 접속된 도 3의 트랜지스터(T31)와 유사하다.

제어 신호(R) 및 (EN)에 의한 모든 전류 평가 과정의 종료는 다른 평가 장치(BW)와 동일하게 구성된 공통의 기준 평가 유닛(RBW)을 통해 이루어진다. 종료는 버스 라인에서 차이나는 전파 시간을 고려해서, 노드(K5)에서의 정보가 안정될 때야 비로소 이루어질 수 있다.

활성화 신호(EN)가 로우-전위를 취하면, 노드(K4)에 생기는 정보가 출력 홀딩 소자(L_OUT)로 전달된다. 또한, 노드(K2)는 대략 공급 전압(VDD)을 갖는다. 리세트 신호 R = 하이에 의해 노드 K3 = 로우를 전제로 새로운 초기화가 스타트된다. 버스 라인이 가장 짧은 시간에 다시 정확히 초기화 전압으로 되는 것이 중요하다. 이것은 독일 특허 공보 제 44 30 631호의 회로에서는 불가능한데, 그 이유는 그것의 대응 트랜지스터가 소위 약한 반전 영역에서 동작하며 자연히 서서히만 차단 상태로 바뀌기 때문이다. 리세트 과정의 급속한 가속은 트랜지스터(M11), 및 소위 강력한 반전 영역에서 동작하는 트랜지스터(M6) ... (M8)를 통해 흐르는 작은 영구적인 횡축 성분에 의해 이루어진다. 활성화 신호(EN)의 하이-로우-변동에 의해, 전류원으로 형성된 홀딩 소자(EL/Sqi)가 실제 활성화 신호(ENBi) 및 트랜지스터(T2i)을 통해 차단된다.

평가 및 리세트 단계는 전술한 조치로 인해 매우 높은 클록 주파수를 허용한다. 또한, 독일 특허 공보 제 44 030 631호에 공지된 회로와는 달리, 평가 단계가 1/2 주기 지속시간(T/2)으로 제한되지 않으며, 이것은 재차 보다 높은 클록 주파수의 프리 세팅(presetting)을 허용한다. 전류원 트랜지스터(T1i) 및 (T2i)는 전체 회로의 전력 손실 소비에 대한 중요한 값을 제공한다. 공급 전압, 온도 및완충에 관련한 평가 단계의 적응적 종료는 전류원 트랜지스터(T1i) 및 (T2i)의 적응적 차단을 야기시킨다. 클록 신호(CLK)의 주파수에 대한 전류원 접속의 독립성은 전체 전력 소비의 현저한 감소를 야기시킨다.

더구나 중요한 것은 예컨대 15mm 이하의 큰 칩 에지 길이의 사용 증가로 인해 예컨대 6mm 이상의 길이를 가진 버스 라인(BL) 및 기준 버스 라인(RBL)이 필요하다는 것이다.

집적 회로의 구현시 예컨대 각각 16개의, 전류원으로 형성된 입력 홀딩 소자(EL/SQ)를 가진 288 버스 라인이 제공된다. 즉, 총 4608의 입력 홀딩 소자가 제공된다. 버스 라인에서 최대 전압 스윙은 약 0.25 볼트이다. 구현된 집적 회로는 하나의 레벨 발생기(PG), 유닛(REL/RSQ), (RBL), (RBW) 및 경우에 따라 (DBUF)를 가진 5개의 기준 경로, 및 5배로 유닛(TBUF) 및 (SR)을 포함한다. 상기 집적 회로는 T = 9.8 ns의 주기 지속시간을 가진 클록 신호로 작동된다.

본 발명의 전류 평가 원리에 따른 병렬/직렬 변환기는 비트 라인의 적은 크

로스토크 및 적은 칩 표면과 더불어, 부가로 특히 높은 신호 처리 속도 및 적은 전력 손실을 가지며, 기술 파라메터, 온도 및 공급 전압에 대해 적응적이다. 즉, 상기 값이 병렬/직렬 변환기의 기능에 거의 영향을 주지 않는다.

Claims (7)

1. - 전류원으로서 형성된 입력 홀딩 소자(EL/SQ1 ... EL/SQi ... EL/SQm)는 그입력이 병렬 입력(A1 ... Ai ... Am)에 접속되며 그 출력이 신호 버스 라인(BL)에 접속되고, 상기 입력 홀딩 소자는 개별적으로 클록 신호(CLK)에 의해 클록 제어되는 선택 장치(SR)에 의해 활성화될 수 있으며,

   - 평가 장치(BW)가 제공되고, 상기 평가 장치(BW)는 그 입력이 신호 버스 라인(BL)에 접속되며 그것의 출력 신호(K4)로부터 출력 홀딩 소자(L_OUT)를 통해 직렬 출력 신호(B)가 형성되고,

   - 전류원으로서 형성된 기준 입력 홀딩 소자(REL/RSQ)가 제공되며, 상기 기준 입력 홀딩 소자(REL/RSQ)는 항상 입력 홀딩 소자와 동시에 활성화되고 그 출력이 기준 버스 라인(RBL)을 통해 기준 평가 유닛(RBW)에 접속되며, 상기 기준 버스 라인은 항상 신호 버스 라인(BL)의 전파 시간 보다 긴 신호 전파 시간을 가지며,

   - 기준 평가 유닛의 출력 신호로부터 종료 통보 신호(RDY)가 발생되고 유닛(TBUF)에서 상기 종료 통보 신호(RDY)로부터 클록 신호(CLK)와 함께 활성화 신호(EN)가 형성되며, 상기 활성화 신호(EN)는 인수 신호로서 출력 홀딩 소자(L_OUT)에 공급되는 것을 특징으로 하는 병렬/직렬 변환기.
2. 제 1항에 있어서, 활성화 신호(EN)가 선택 장치(SR)에 공급되고 전류원으로서 형성된 입력 홀딩 소자는 활성화 신호(EN)에 따라 그 출력이 접속/차단되며, 평가 단계가 클록 신호(CLK)의 1/2 주기 지속시간 보다 긴 것을 특징으로 하는 병렬/직렬 변환기.
3. 제 1항 또는 2항에 있어서, 평가 장치(BW)에서 비트 라인(BL)과 접지 전위(GND)와 비트 라인과 공급 전압(VDD) 사이에 제공된 트랜지스터(M6 ... M8)는 강력한 반전 영역에서 동작하며 상기 트랜지스터를 통해 영구적인 횡축 성분을 흘리도록 제어되는 것을 특징으로 하는 병렬/직렬 변환기.
4. 제 1항 또는 2항에 있어서, 버스 라인(BL)이 레벨 발생기(PG)에 의해 대략 공급 전압(VDD)의 전위에서 p-채널 트랜지스터의 한계치 전압(Vtp) 만큼 감소되고 n-채널 트랜지스터의 한계치 전압(Vtn) 만큼 감소되어 유지되는 것을 특징으로 하는 병렬/직렬 변환기.
5. 제 1항 또는 2항에 있어서, 평가 장치(BW) 및 기준 평가 유닛(RBW)은 공급 전압에 접속된 n-채널 MOS 트랜지스터의 게이트와 공급 전압 사이에 부가의 트랜지스터(M11)를 포함하며, 상기 트랜지스터(M11)는 활성화 신호(EN)에 의해 제어되는 것을 특징으로 하는 병렬/직렬 변환기.
6. 제 1항 또는 2항에 있어서, 기준 버스 라인의 길이가 신호 버스 라인의 길이 보다 길거나 및/또는 기준 버스 라인과 더불어, 접지 전위로 뻗어 부가의 라인 용량을 야기시키는 2개의 라인이 부가로 제공됨으로써, 기준 버스 라인(RBL)의 신호 전파 시간이 신호 버스 라인(BL)의 신호 전파 시간 보다 긴 것을 특징으로 하는 병렬/직렬 변환기.
7. 제 1항 또는 2항에 있어서, 기준 평가 유닛 다음에 부가로 지연단(DBUF)이 접속되는 것을 특징으로 하는 병렬/직렬 변환기.

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