JPH05167459A - 並直列変換回路 - Google Patents
並直列変換回路Info
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- JPH05167459A JPH05167459A JP33538591A JP33538591A JPH05167459A JP H05167459 A JPH05167459 A JP H05167459A JP 33538591 A JP33538591 A JP 33538591A JP 33538591 A JP33538591 A JP 33538591A JP H05167459 A JPH05167459 A JP H05167459A
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Abstract
(57)【要約】
【目的】 並直列変換回路に関し、経済的、且つ小形な
並直列変換回路を、並列データ数に拘らず実現すること
を目的とする。 【構成】 所定ビットから成る並列データｄP を書込み
および読出す記憶手段１００と、書込アドレスａW およ
び並列データを記憶手段に入力し、並列データを記憶手
段に格納する並列データ格納手段２００と、読出アドレ
スａR を記憶手段に入力し、記憶手段に格納済の並列デ
ータを記憶手段から抽出する並列データ抽出手段３００
と、記憶手段から抽出した並列データを直列データｄS
に変換し、直列データの有効性を示すイネーブル信号ｅ
と共に出力する並直列変換手段４００とを設け、また記
憶手段１００は、複数の並列データ格納手段から切替手
段５００を介して入力される各書込アドレスおよび並列
データを格納する様に構成する。
並直列変換回路を、並列データ数に拘らず実現すること
を目的とする。 【構成】 所定ビットから成る並列データｄP を書込み
および読出す記憶手段１００と、書込アドレスａW およ
び並列データを記憶手段に入力し、並列データを記憶手
段に格納する並列データ格納手段２００と、読出アドレ
スａR を記憶手段に入力し、記憶手段に格納済の並列デ
ータを記憶手段から抽出する並列データ抽出手段３００
と、記憶手段から抽出した並列データを直列データｄS
に変換し、直列データの有効性を示すイネーブル信号ｅ
と共に出力する並直列変換手段４００とを設け、また記
憶手段１００は、複数の並列データ格納手段から切替手
段５００を介して入力される各書込アドレスおよび並列
データを格納する様に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、並列データを直列デー
タに変換する並直列変換回路に関する。
タに変換する並直列変換回路に関する。
【０００２】
【従来の技術】図５は従来ある並直列変換回路の一例を
示す図である。図５において、マイクロプロセッサ（Ｍ
ＰＵ）１は、複数ビット（例えばｎビット）から成る書
込アドレスａW と、８ビットから成る並列データｄP と
を順次出力し、それぞれラッチ回路（Ｌ）２および３に
格納する。
示す図である。図５において、マイクロプロセッサ（Ｍ
ＰＵ）１は、複数ビット（例えばｎビット）から成る書
込アドレスａW と、８ビットから成る並列データｄP と
を順次出力し、それぞれラッチ回路（Ｌ）２および３に
格納する。
【０００３】ラッチ回路（Ｌ）２に格納された書込アド
レスａW は、アドレスバス４を経由してデコーダ（ＤＣ
Ｒ）５に入力され、またラッチ回路（Ｌ）３に格納され
た並列データｄP は、データバス６を経由して、それぞ
れ８段から成る３組のシフトレジスタ（ＳＲ）７（個々
のシフトレジスタ（ＳＲ）を７X と称する、但しＸ＝
１、２、３、以下同様）の各データ入力端子Ｄに入力さ
れる。
レスａW は、アドレスバス４を経由してデコーダ（ＤＣ
Ｒ）５に入力され、またラッチ回路（Ｌ）３に格納され
た並列データｄP は、データバス６を経由して、それぞ
れ８段から成る３組のシフトレジスタ（ＳＲ）７（個々
のシフトレジスタ（ＳＲ）を７X と称する、但しＸ＝
１、２、３、以下同様）の各データ入力端子Ｄに入力さ
れる。
【０００４】デコーダ（ＤＣＲ）５は、ラッチ回路
（Ｌ）２から入力される書込アドレスａ W が、それぞれ
シフトレジスタ（ＳＲ）７Xに付与されたアドレスの場
合には、それぞれ出力信号ｑ5Xを論理“０”に設定し、
またタイマ（ＴＭ）９の書込アドレスａW4であった場合
には、タイマ（ＴＭ）９に入力している出力信号ｑ54を
一クロック周期の間、論理“０”に設定する。
（Ｌ）２から入力される書込アドレスａ W が、それぞれ
シフトレジスタ（ＳＲ）７Xに付与されたアドレスの場
合には、それぞれ出力信号ｑ5Xを論理“０”に設定し、
またタイマ（ＴＭ）９の書込アドレスａW4であった場合
には、タイマ（ＴＭ）９に入力している出力信号ｑ54を
一クロック周期の間、論理“０”に設定する。
【０００５】なおタイマ（ＴＭ）９から各ゲート８X に
入力されているイネーブル信号ｅは、通常論理“０”に
設定されている為、各ゲート８Xは導通状態に設定され
ており、その結果、デコーダ（ＤＣＲ）５から入力され
た出力信号ｑ5Xは、ゲート８ X を介して各シフトレジス
タ（ＳＲ）７X のシフトロード端子ＳＬおよびクロック
禁止端子ＣＩに入力される。
入力されているイネーブル信号ｅは、通常論理“０”に
設定されている為、各ゲート８Xは導通状態に設定され
ており、その結果、デコーダ（ＤＣＲ）５から入力され
た出力信号ｑ5Xは、ゲート８ X を介して各シフトレジス
タ（ＳＲ）７X のシフトロード端子ＳＬおよびクロック
禁止端子ＣＩに入力される。
【０００６】各シフトレジスタ（ＳＲ）７X は、シフト
ロード端子ＳＬおよびクロック禁止端子ＣＩに入力され
る信号が一クロック周期の間、論理“０”に設定された
場合に、クロック端子ＣＰに入力されるクロック信号Ｃ
ＬＫを無効とし、データ入力端子Ｄに入力される並列デ
ータｄPXを蓄積・保持する。
ロード端子ＳＬおよびクロック禁止端子ＣＩに入力され
る信号が一クロック周期の間、論理“０”に設定された
場合に、クロック端子ＣＰに入力されるクロック信号Ｃ
ＬＫを無効とし、データ入力端子Ｄに入力される並列デ
ータｄPXを蓄積・保持する。
【０００７】従って、最初にマイクロプロセッサ（ＭＰ
Ｕ）１が、シフトレジスタ（ＳＲ）７1 に付与された書
込アドレスａW1と、並列データｄP1とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW1を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ51を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７1 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７1 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP1を蓄積・保持し、次にマイクロプロセッサ（ＭＰ
Ｕ）１が、シフトレジスタ（ＳＲ）７2 に付与された書
込アドレスａW2と、並列データｄP2とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW2を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ52を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７2 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７2 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP2を蓄積・保持し、最後にマイクロプロセッサ（ＭＰ
Ｕ）１が、シフトレジスタ（ＳＲ）７3 に付与された書
込アドレスａW3と、並列データｄP3とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW3を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ53を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７3 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７3 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP3を蓄積・保持する。
Ｕ）１が、シフトレジスタ（ＳＲ）７1 に付与された書
込アドレスａW1と、並列データｄP1とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW1を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ51を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７1 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７1 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP1を蓄積・保持し、次にマイクロプロセッサ（ＭＰ
Ｕ）１が、シフトレジスタ（ＳＲ）７2 に付与された書
込アドレスａW2と、並列データｄP2とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW2を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ52を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７2 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７2 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP2を蓄積・保持し、最後にマイクロプロセッサ（ＭＰ
Ｕ）１が、シフトレジスタ（ＳＲ）７3 に付与された書
込アドレスａW3と、並列データｄP3とを出力すると、ラ
ッチ回路（Ｌ）２からアドレスバス４を経由して書込ア
ドレスａW3を入力されたデコーダ（ＤＣＲ）５は出力信
号ｑ53を一クロック周期の間、論理“０”に設定し、シ
フトレジスタ（ＳＲ）７3 のシフトロード端子ＳＬおよ
びクロック禁止端子ＣＩに入力する為、シフトレジスタ
（ＳＲ）７3 のみがラッチ回路（Ｌ）３からデータバス
６を経由してデータ入力端子Ｄに入力される並列データ
ｄP3を蓄積・保持する。
【０００８】各シフトレジスタ（ＳＲ）７1 、７2 およ
び７3 にそれぞれ並列データｄP1、ｄP2およびｄP3を蓄
積・保持し終わった後に、マイクロプロセッサ（ＭＰ
Ｕ）１がタイマ（ＴＭ）９に付与された書込アドレスａ
W4を出力すると、デコーダ（ＤＣＲ）５は出力信号ｑ54
を一クロック周期の間、論理“０”に設定し、タイマ
（ＴＭ）９に入力する。
び７3 にそれぞれ並列データｄP1、ｄP2およびｄP3を蓄
積・保持し終わった後に、マイクロプロセッサ（ＭＰ
Ｕ）１がタイマ（ＴＭ）９に付与された書込アドレスａ
W4を出力すると、デコーダ（ＤＣＲ）５は出力信号ｑ54
を一クロック周期の間、論理“０”に設定し、タイマ
（ＴＭ）９に入力する。
【０００９】タイマ（ＴＭ）９は、デコーダ（ＤＣＲ）
５から入力される出力信号ｑ54が一クロック周期の間、
論理“０”に設定されると、出力するイネーブル信号ｅ
をクロック信号ＣＬＫの２４周期分、論理“１”に設定
する。
５から入力される出力信号ｑ54が一クロック周期の間、
論理“０”に設定されると、出力するイネーブル信号ｅ
をクロック信号ＣＬＫの２４周期分、論理“１”に設定
する。
【００１０】その結果、各ゲート８X は一斉に遮断状態
となり、各シフトレジスタ（ＳＲ）７X のクロック禁止
端子ＣＩに入力される出力信号ｑ5Xは論理“０”に設定
されるが、シフトロード端子ＳＬには論理“１”に設定
された出力信号ｑ5Xがその儘入力される。
となり、各シフトレジスタ（ＳＲ）７X のクロック禁止
端子ＣＩに入力される出力信号ｑ5Xは論理“０”に設定
されるが、シフトロード端子ＳＬには論理“１”に設定
された出力信号ｑ5Xがその儘入力される。
【００１１】各シフトレジスタ（ＳＲ）７X は、シフト
ロード端子ＳＬに入力される信号が論理“１”に設定さ
れ、且つクロック禁止端子ＣＩに入力される信号が論理
“０”に設定されると、クロック端子ＣＰに入力される
クロック信号ＣＬＫを有効とし、シフトレジスタ（Ｓ
Ｒ）７内に蓄積・保持されている並列データｄPXを、ク
ロック信号ＣＬＫに同期して１ビット宛シフトさせ、シ
フト出力端子ＳＯから１ビット宛、直列データｄSXとし
て出力する。
ロード端子ＳＬに入力される信号が論理“１”に設定さ
れ、且つクロック禁止端子ＣＩに入力される信号が論理
“０”に設定されると、クロック端子ＣＰに入力される
クロック信号ＣＬＫを有効とし、シフトレジスタ（Ｓ
Ｒ）７内に蓄積・保持されている並列データｄPXを、ク
ロック信号ＣＬＫに同期して１ビット宛シフトさせ、シ
フト出力端子ＳＯから１ビット宛、直列データｄSXとし
て出力する。
【００１２】なおシフトレジスタ（ＳＲ）７1 のシフト
出力端子ＳＯから出力される直列データｄS1は、シフト
レジスタ（ＳＲ）７2のシフト入力端子ＳＩに入力さ
れ、またシフトレジスタ（ＳＲ）７2 のシフト出力端子
ＳＯから出力される直列データｄS2は、シフトレジスタ
（ＳＲ）７3 のシフト入力端子ＳＩに入力されている
為、各シフトレジスタ（ＳＲ）７X にクロック信号ＣＬ
Ｋの２４クロックが入力される間に、各シフトレジスタ
（ＳＲ）７X に蓄積・保持されている並列データｄ
PXが、シフトレジスタ（ＳＲ）７3 のシフト出力端子Ｓ
Ｏから１ビット宛、直列データｄS3、ｄS2およびｄS1と
して出力される。
出力端子ＳＯから出力される直列データｄS1は、シフト
レジスタ（ＳＲ）７2のシフト入力端子ＳＩに入力さ
れ、またシフトレジスタ（ＳＲ）７2 のシフト出力端子
ＳＯから出力される直列データｄS2は、シフトレジスタ
（ＳＲ）７3 のシフト入力端子ＳＩに入力されている
為、各シフトレジスタ（ＳＲ）７X にクロック信号ＣＬ
Ｋの２４クロックが入力される間に、各シフトレジスタ
（ＳＲ）７X に蓄積・保持されている並列データｄ
PXが、シフトレジスタ（ＳＲ）７3 のシフト出力端子Ｓ
Ｏから１ビット宛、直列データｄS3、ｄS2およびｄS1と
して出力される。
【００１３】シフトレジスタ（ＳＲ）７3 のシフト出力
端子ＳＯから順次出力される直列データｄS3、ｄs2およ
びｄs1は、ゲート１２に入力されるが、その間、ゲート
１２に入力されているイネーブル信号ｅも論理“１”に
設定されている為、ゲート１２は導通状態に設定されて
いる。
端子ＳＯから順次出力される直列データｄS3、ｄs2およ
びｄs1は、ゲート１２に入力されるが、その間、ゲート
１２に入力されているイネーブル信号ｅも論理“１”に
設定されている為、ゲート１２は導通状態に設定されて
いる。
【００１４】その結果、ゲート１２から直列データ
ｄS3、ｄs2およびｄs1が外部に出力され、並行して外部
に出力されているイネーブル信号ｅも、その間論理
“１”に設定され直列データｄS3、ｄs2およびｄs1の有
効性を示す。
ｄS3、ｄs2およびｄs1が外部に出力され、並行して外部
に出力されているイネーブル信号ｅも、その間論理
“１”に設定され直列データｄS3、ｄs2およびｄs1の有
効性を示す。
【００１５】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある並直列変換回路においては、連続して
出力する並列データｄP1、ｄP2およびｄP3を各シフトレ
ジスタ（ＳＲ）７1 、７ 2 および７3 に蓄積・保持させ
た後、順次シフトさせて直列データｄS1、ｄS2およびｄ
S3を順次出力させていた為、一斉に出力する並列データ
ｄP の数に比例したシフトレジスタ（ＳＲ）７を準備す
る必要があり、当該並直列変換回路の経済性および小形
化を損なう問題があった。
な如く、従来ある並直列変換回路においては、連続して
出力する並列データｄP1、ｄP2およびｄP3を各シフトレ
ジスタ（ＳＲ）７1 、７ 2 および７3 に蓄積・保持させ
た後、順次シフトさせて直列データｄS1、ｄS2およびｄ
S3を順次出力させていた為、一斉に出力する並列データ
ｄP の数に比例したシフトレジスタ（ＳＲ）７を準備す
る必要があり、当該並直列変換回路の経済性および小形
化を損なう問題があった。
【００１６】本発明は、経済的、且つ小形な並直列変換
回路を、並列データ数に拘らず実現することを目的とす
る。
回路を、並列データ数に拘らず実現することを目的とす
る。
【００１７】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、本発明（請求項１）による
並直列変換回路は、記憶手段１００、並列データ格納手
段２００、並列データ抽出手段３００から構成され、ま
た本発明（請求項２）による並直列変換回路は、本発明
（請求項１）による並直列変換回路に、切替手段５００
を付加することが考慮される。
す図である。図１において、本発明（請求項１）による
並直列変換回路は、記憶手段１００、並列データ格納手
段２００、並列データ抽出手段３００から構成され、ま
た本発明（請求項２）による並直列変換回路は、本発明
（請求項１）による並直列変換回路に、切替手段５００
を付加することが考慮される。
【００１８】
【作用】記憶手段１００は、所定数のビットから成る並
列データｄP を書込みおよび読出す。
列データｄP を書込みおよび読出す。
【００１９】並列データ格納手段２００は、書込アドレ
スａW および並列データｄP を記憶手段１００に入力
し、並列データｄP を記憶手段１００に格納する。並列
データ抽出手段３００は、読出アドレスａR を記憶手段
１００に入力し、並列データ格納手段２００が記憶手段
１００に格納済の並列データｄP を記憶手段１００から
抽出する。
スａW および並列データｄP を記憶手段１００に入力
し、並列データｄP を記憶手段１００に格納する。並列
データ抽出手段３００は、読出アドレスａR を記憶手段
１００に入力し、並列データ格納手段２００が記憶手段
１００に格納済の並列データｄP を記憶手段１００から
抽出する。
【００２０】並直列変換手段４００は、並列データ抽出
手段３００が記憶手段１００から抽出した並列データｄ
P を直列データｄS に変換し、直列データｄS の有効性
を示すイネーブル信号ｅと共に出力する。
手段３００が記憶手段１００から抽出した並列データｄ
P を直列データｄS に変換し、直列データｄS の有効性
を示すイネーブル信号ｅと共に出力する。
【００２１】なお記憶手段１００は、複数の並列データ
格納手段２００から切替手段５００を介して入力される
各書込アドレスａW および並列データｄP を格納するこ
とが考慮される。
格納手段２００から切替手段５００を介して入力される
各書込アドレスａW および並列データｄP を格納するこ
とが考慮される。
【００２２】従って、記憶容量に充分余裕のある記憶手
段を使用することにより、並列データ数が増加した場合
にも、一々記憶手段を増設する必要も無くなり、更に複
数の並列データ格納手段から入力される並列データも併
せて記憶可能となり、当該並直列変換回路の経済性およ
び小形化が促進される。
段を使用することにより、並列データ数が増加した場合
にも、一々記憶手段を増設する必要も無くなり、更に複
数の並列データ格納手段から入力される並列データも併
せて記憶可能となり、当該並直列変換回路の経済性およ
び小形化が促進される。
【００２３】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による並直列変換回路を示
す図であり、図３は図２におけるタイムチャートの一例
を示す図であり、図４は複数のデータの送信処理の一例
を示す図である。なお、全図を通じて同一符号は同一対
象物を示す。
る。図２は本発明の一実施例による並直列変換回路を示
す図であり、図３は図２におけるタイムチャートの一例
を示す図であり、図４は複数のデータの送信処理の一例
を示す図である。なお、全図を通じて同一符号は同一対
象物を示す。
【００２４】図２および図４においては、図１における
記憶手段１００として書込読出メモリ（ＲＡＭ）２３が
設けられ、また図１における並列データ格納手段２００
としてマイクロプロセッサ（ＭＰＵ）１、ラッチ回路
（Ｌ）２および３、フリップフロップ（ＦＦ）２１、セ
レクタ（ＳＥＬ）２２および三値バッファ回路２４が設
けられ、また図１における並列データ抽出手段３００と
して、カウンタ（ＣＮＴ）２５、セレクタ（ＳＥＬ）２
２（並列データ格納手段２００と共用）、三値バッファ
回路２４（並列データ格納手段２００と共用）、フリッ
プフロップ（ＦＦ）２６およびゲート２８が設けられ、
また図１における並直列変換手段４００として、セレク
タ（ＳＥＬ）２７、ゲート２９、３０、３３および３
７、デコーダ（ＤＣＲ）３４、フリップフロップ（Ｆ
Ｆ）３１、３２、３５および３６が設けられており、更
に図１における切替手段５００として、セレクタ（ＳＥ
Ｌ）４１、４２、バッファ回路（ＢＦ）４３および４４
が設けられている。
記憶手段１００として書込読出メモリ（ＲＡＭ）２３が
設けられ、また図１における並列データ格納手段２００
としてマイクロプロセッサ（ＭＰＵ）１、ラッチ回路
（Ｌ）２および３、フリップフロップ（ＦＦ）２１、セ
レクタ（ＳＥＬ）２２および三値バッファ回路２４が設
けられ、また図１における並列データ抽出手段３００と
して、カウンタ（ＣＮＴ）２５、セレクタ（ＳＥＬ）２
２（並列データ格納手段２００と共用）、三値バッファ
回路２４（並列データ格納手段２００と共用）、フリッ
プフロップ（ＦＦ）２６およびゲート２８が設けられ、
また図１における並直列変換手段４００として、セレク
タ（ＳＥＬ）２７、ゲート２９、３０、３３および３
７、デコーダ（ＤＣＲ）３４、フリップフロップ（Ｆ
Ｆ）３１、３２、３５および３６が設けられており、更
に図１における切替手段５００として、セレクタ（ＳＥ
Ｌ）４１、４２、バッファ回路（ＢＦ）４３および４４
が設けられている。
【００２５】図２乃至図４において、マイクロプロセッ
サ（ＭＰＵ）１は、複数ビット（例えばｎビット）から
成る書込アドレスａW と、８ビットから成る並列データ
ｄP （以後マイクロプロセッサ（ＭＰＵ）１から出力さ
れる並列データをｄP1、ラッチ回路（Ｌ）３から出力さ
れる並列データをｄP3と称する、以下同様）とを、クロ
ック信号ＣＬＫ0に同期して順次出力し、それぞれラッ
チ回路（Ｌ）２および３に格納する。
サ（ＭＰＵ）１は、複数ビット（例えばｎビット）から
成る書込アドレスａW と、８ビットから成る並列データ
ｄP （以後マイクロプロセッサ（ＭＰＵ）１から出力さ
れる並列データをｄP1、ラッチ回路（Ｌ）３から出力さ
れる並列データをｄP3と称する、以下同様）とを、クロ
ック信号ＣＬＫ0に同期して順次出力し、それぞれラッ
チ回路（Ｌ）２および３に格納する。
【００２６】ラッチ回路（Ｌ）２に格納された書込アド
レスａW は、アドレスバス４を経由してフリップフロッ
プ（ＦＦ）２１のデータ入力端子Ｄに入力され、またラ
ッチ回路（Ｌ）３に格納された並列データｄP1は並列デ
ータｄP3として、データバス６を経由して、それぞれフ
リップフロップ（ＦＦ）２１のデータ入力端子Ｄに入力
される。
レスａW は、アドレスバス４を経由してフリップフロッ
プ（ＦＦ）２１のデータ入力端子Ｄに入力され、またラ
ッチ回路（Ｌ）３に格納された並列データｄP1は並列デ
ータｄP3として、データバス６を経由して、それぞれフ
リップフロップ（ＦＦ）２１のデータ入力端子Ｄに入力
される。
【００２７】フリップフロップ（ＦＦ）２１は、ラッチ
回路（Ｌ）２および３からアドレスバス４およびデータ
バス６を経由してデータ入力端子Ｄに入力される書込ア
ドレスａW および並列データｄP3を、クロック信号ＣＬ
Ｋ1 に同期して蓄積・保持した後、出力端子Ｑから出力
し、書込アドレスａW はセレクタ（ＳＥＬ）２２に、並
列データｄP21は三値バッファ回路２４に、それぞれ入
力する。
回路（Ｌ）２および３からアドレスバス４およびデータ
バス６を経由してデータ入力端子Ｄに入力される書込ア
ドレスａW および並列データｄP3を、クロック信号ＣＬ
Ｋ1 に同期して蓄積・保持した後、出力端子Ｑから出力
し、書込アドレスａW はセレクタ（ＳＥＬ）２２に、並
列データｄP21は三値バッファ回路２４に、それぞれ入
力する。
【００２８】一方カウンタ（ＣＮＴ）２５は、クロック
端子ＣＰに入力されるクロック信号ＣＬＫ1 を繰返し計
数し、図３に示される如き出力信号ｑ0 乃至ｑ4 を出力
端子Ｑ0 乃至Ｑ4 から出力し、出力信号ｑ2 は書込読出
メモリ（ＲＡＭ）２３の出力イネーブル端子ＯＥ、セレ
クタ（ＳＥＬ）２２および三値バッファ回路２４に入力
され、また出力信号ｑ0 乃至ｑ2 はゲート２８およびセ
レクタ（ＳＥＬ）２７に入力され、また出力信号ｑ3 お
よびｑ4 はゲート３０に入力されると共に、他から入力
される読出アドレスａR1と併せて読出アドレスａR とし
てセレクタ（ＳＥＬ）２２に入力されている。
端子ＣＰに入力されるクロック信号ＣＬＫ1 を繰返し計
数し、図３に示される如き出力信号ｑ0 乃至ｑ4 を出力
端子Ｑ0 乃至Ｑ4 から出力し、出力信号ｑ2 は書込読出
メモリ（ＲＡＭ）２３の出力イネーブル端子ＯＥ、セレ
クタ（ＳＥＬ）２２および三値バッファ回路２４に入力
され、また出力信号ｑ0 乃至ｑ2 はゲート２８およびセ
レクタ（ＳＥＬ）２７に入力され、また出力信号ｑ3 お
よびｑ4 はゲート３０に入力されると共に、他から入力
される読出アドレスａR1と併せて読出アドレスａR とし
てセレクタ（ＳＥＬ）２２に入力されている。
【００２９】出力信号ｑ2 が論理“０”に設定されてい
る間、セレクタ（ＳＥＬ）２２はフリップフロップ（Ｆ
Ｆ）２１から入力される書込アドレスａW を選択して出
力し、また三値バッファ回路２４は導通状態に設定さ
れ、更に書込読出メモリ（ＲＡＭ）２３は書込状態に設
定される。
る間、セレクタ（ＳＥＬ）２２はフリップフロップ（Ｆ
Ｆ）２１から入力される書込アドレスａW を選択して出
力し、また三値バッファ回路２４は導通状態に設定さ
れ、更に書込読出メモリ（ＲＡＭ）２３は書込状態に設
定される。
【００３０】また出力信号ｑ2 が論理“１”に設定され
ている間、セレクタ（ＳＥＬ）２２はカウンタ（ＣＮ
Ｔ）２５等から出力される読出アドレスａR を選択して
出力し、また三値バッファ回路２４は遮断状態に設定さ
れ、更に書込読出メモリ（ＲＡＭ）２３は読出状態に設
定される。
ている間、セレクタ（ＳＥＬ）２２はカウンタ（ＣＮ
Ｔ）２５等から出力される読出アドレスａR を選択して
出力し、また三値バッファ回路２４は遮断状態に設定さ
れ、更に書込読出メモリ（ＲＡＭ）２３は読出状態に設
定される。
【００３１】従って、カウンタ（ＣＮＴ）２５の出力信
号ｑ2 が論理“０”に設定されている間に、フリップフ
ロップ（ＦＦ）２１の出力端子Ｑから出力された各書込
アドレスａW および各並列データｄP21 は、それぞれ書
込読出メモリ（ＲＡＭ）２３のアドレス端子Ａおよびデ
ータ入力端子Ｄに入力され、書込読出メモリ（ＲＡＭ）
２３は、アドレス端子Ａに入力された書込アドレスａW
により指定される領域に、データ入力端子Ｄに入力され
た並列データｄP24 （＝ｄP21 ）を格納する。
号ｑ2 が論理“０”に設定されている間に、フリップフ
ロップ（ＦＦ）２１の出力端子Ｑから出力された各書込
アドレスａW および各並列データｄP21 は、それぞれ書
込読出メモリ（ＲＡＭ）２３のアドレス端子Ａおよびデ
ータ入力端子Ｄに入力され、書込読出メモリ（ＲＡＭ）
２３は、アドレス端子Ａに入力された書込アドレスａW
により指定される領域に、データ入力端子Ｄに入力され
た並列データｄP24 （＝ｄP21 ）を格納する。
【００３２】またカウンタ（ＣＮＴ）２５の出力信号ｑ
2 が論理“１”に設定されている間に、カウンタ（ＣＮ
Ｔ）２５の出力端子Ｑ3 およびＱ4 等から出力される読
出アドレスａR は書込読出メモリ（ＲＡＭ）２３のアド
レス端子Ａに入力され、書込読出メモリ（ＲＡＭ）２３
内の、アドレス端子Ａに入力された読出アドレスａR に
より指定される領域に格納されている並列データｄP24
が並列データｄP23 としてデータ入力端子Ｄから抽出さ
れフリップフロップ（ＦＦ）２６のデータ入力端子Ｄに
入力される。
2 が論理“１”に設定されている間に、カウンタ（ＣＮ
Ｔ）２５の出力端子Ｑ3 およびＱ4 等から出力される読
出アドレスａR は書込読出メモリ（ＲＡＭ）２３のアド
レス端子Ａに入力され、書込読出メモリ（ＲＡＭ）２３
内の、アドレス端子Ａに入力された読出アドレスａR に
より指定される領域に格納されている並列データｄP24
が並列データｄP23 としてデータ入力端子Ｄから抽出さ
れフリップフロップ（ＦＦ）２６のデータ入力端子Ｄに
入力される。
【００３３】一方ゲート２８は、図３に示す如く、７ク
ロック周期の間、論理“１”に設定された後、１クロッ
ク周期の間論理“０”に設定されることを繰返す出力信
号ｑ 28を出力し、フリップフロップ（ＦＦ）２６のクロ
ック端子ＣＰと、フリップフロップ（ＦＦ）３１のクロ
ック端子ＣＰとに入力している。
ロック周期の間、論理“１”に設定された後、１クロッ
ク周期の間論理“０”に設定されることを繰返す出力信
号ｑ 28を出力し、フリップフロップ（ＦＦ）２６のクロ
ック端子ＣＰと、フリップフロップ（ＦＦ）３１のクロ
ック端子ＣＰとに入力している。
【００３４】従ってフリップフロップ（ＦＦ）２６は、
クロック端子ＣＰに入力される出力信号ｑ28の立ち上が
りに同期して、データ入力端子Ｄから入力された並列デ
ータｄP23 を蓄積・保持し、並列データｄP26 として出
力端子Ｑから出力し、セレクタ（ＳＥＬ）２７に入力す
る。
クロック端子ＣＰに入力される出力信号ｑ28の立ち上が
りに同期して、データ入力端子Ｄから入力された並列デ
ータｄP23 を蓄積・保持し、並列データｄP26 として出
力端子Ｑから出力し、セレクタ（ＳＥＬ）２７に入力す
る。
【００３５】セレクタ（ＳＥＬ）２７は、フリップフロ
ップ（ＦＦ）２６の出力端子Ｑから出力される並列デー
タｄP26 の各ビットを、カウンタ（ＣＮＴ）２５の出力
端子Ｑ0 乃至Ｑ2 から入力される出力信号ｑ0 乃至ｑ2
の指定により、第０ビットｂ 0 から第７ビットｂ7 迄を
順次選択し、直列データｄS27 として出力し、ゲート２
９に入力する。
ップ（ＦＦ）２６の出力端子Ｑから出力される並列デー
タｄP26 の各ビットを、カウンタ（ＣＮＴ）２５の出力
端子Ｑ0 乃至Ｑ2 から入力される出力信号ｑ0 乃至ｑ2
の指定により、第０ビットｂ 0 から第７ビットｂ7 迄を
順次選択し、直列データｄS27 として出力し、ゲート２
９に入力する。
【００３６】ゲート３０は、カウンタ（ＣＮＴ）２５の
出力端子Ｑ3 およびＱ4 から出力れれる出力信号ｑ3 お
よびｑ4 を入力され、図３に示す如く、８クロック周期
の間、論理“０”に設定された後、２４クロック周期の
間、論理“１”に設定されることを繰返す出力信号ｑ30
を出力し、フリップフロップ（ＦＦ）３１のデータ入力
端子Ｄに入力する。
出力端子Ｑ3 およびＱ4 から出力れれる出力信号ｑ3 お
よびｑ4 を入力され、図３に示す如く、８クロック周期
の間、論理“０”に設定された後、２４クロック周期の
間、論理“１”に設定されることを繰返す出力信号ｑ30
を出力し、フリップフロップ（ＦＦ）３１のデータ入力
端子Ｄに入力する。
【００３７】フリップフロップ（ＦＦ）３１は、ゲート
３０からデータ入力端子Ｄに入力される出力信号ｑ
30を、ゲート２８からクロック端子ＣＰに入力される出
力信号ｑ 28の立上がりに同期して蓄積・保持し、出力端
子Ｑから図３に示す如く、出力信号ｑ30と同様の論理値
変化を、出力信号ｑ30より８クロック周期分遅延して繰
返す出力信号ｑ31を出力し、フリップフロップ（ＦＦ）
３２のクロック端子ＣＰとゲート３３とに入力する。
３０からデータ入力端子Ｄに入力される出力信号ｑ
30を、ゲート２８からクロック端子ＣＰに入力される出
力信号ｑ 28の立上がりに同期して蓄積・保持し、出力端
子Ｑから図３に示す如く、出力信号ｑ30と同様の論理値
変化を、出力信号ｑ30より８クロック周期分遅延して繰
返す出力信号ｑ31を出力し、フリップフロップ（ＦＦ）
３２のクロック端子ＣＰとゲート３３とに入力する。
【００３８】所要（例えば三組）の並列データｄP を、
書込読出メモリ（ＲＡＭ）２３の各書込アドレスａW に
格納し終わった後に、マイクロプロセッサ（ＭＰＵ）１
が直列データｄS の送信開始信号として、デコーダ（Ｄ
ＣＲ）３４に付与された書込アドレスａW34 を時点ｔ1
に出力すると、デコーダ（ＤＣＲ）３４は通常論理
“１”に設定している出力信号ｑ34を、一クロック周期
の間、論理“０”に設定し、フリップフロップ（ＦＦ）
３５のクロック端子ＣＰに入力する。
書込読出メモリ（ＲＡＭ）２３の各書込アドレスａW に
格納し終わった後に、マイクロプロセッサ（ＭＰＵ）１
が直列データｄS の送信開始信号として、デコーダ（Ｄ
ＣＲ）３４に付与された書込アドレスａW34 を時点ｔ1
に出力すると、デコーダ（ＤＣＲ）３４は通常論理
“１”に設定している出力信号ｑ34を、一クロック周期
の間、論理“０”に設定し、フリップフロップ（ＦＦ）
３５のクロック端子ＣＰに入力する。
【００３９】フリップフロップ（ＦＦ）３５は、デコー
ダ（ＤＣＲ）３４からクロック端子ＣＰに入力されてい
る出力信号ｑ34の立上り時点ｔ2（論理“０”から論理
“１”への変化点）に同期して、常時データ入力端子Ｄ
に入力されている論理“１”（＋５ボルト）を蓄積・保
持し、出力端子Ｑから出力してフリップフロップ（Ｆ
Ｆ）３２に入力する出力信号ｑ35を論理“０”から論理
“１”に設定変更する。
ダ（ＤＣＲ）３４からクロック端子ＣＰに入力されてい
る出力信号ｑ34の立上り時点ｔ2（論理“０”から論理
“１”への変化点）に同期して、常時データ入力端子Ｄ
に入力されている論理“１”（＋５ボルト）を蓄積・保
持し、出力端子Ｑから出力してフリップフロップ（Ｆ
Ｆ）３２に入力する出力信号ｑ35を論理“０”から論理
“１”に設定変更する。
【００４０】フリップフロップ（ＦＦ）３２は、フリッ
プフロップ（ＦＦ）３５からデータ入力端子Ｄに入力さ
れる出力信号ｑ35を、フリップフロップ（ＦＦ）３１か
らクロック端子ＣＰに入力される出力信号ｑ31の立上が
り時点ｔ3 に同期して蓄積・保持し、出力端子Ｑから出
力する出力信号ｑ32を、時点ｔ3 に論理“０”から論理
“１”に設定変更し、ゲート３３に入力する。
プフロップ（ＦＦ）３５からデータ入力端子Ｄに入力さ
れる出力信号ｑ35を、フリップフロップ（ＦＦ）３１か
らクロック端子ＣＰに入力される出力信号ｑ31の立上が
り時点ｔ3 に同期して蓄積・保持し、出力端子Ｑから出
力する出力信号ｑ32を、時点ｔ3 に論理“０”から論理
“１”に設定変更し、ゲート３３に入力する。
【００４１】ゲート３３は、フリップフロップ（ＦＦ）
３１から出力信号ｑ31と、フリップフロップ（ＦＦ）３
２から出力信号ｑ32とを入力されることにより、図３に
示す如く、時点ｔ3 から、出力信号ｑ31が２４クロック
周期の間、論理“１”に設定されている時点ｔ4迄の
間、出力するイネーブル信号ｅを論理“１”から論理
“０”に設定変更し、フリップフロップ（ＦＦ）３６の
データ入力端子Ｄ、ゲート３７および２９に入力すると
共に、外部にも出力する。
３１から出力信号ｑ31と、フリップフロップ（ＦＦ）３
２から出力信号ｑ32とを入力されることにより、図３に
示す如く、時点ｔ3 から、出力信号ｑ31が２４クロック
周期の間、論理“１”に設定されている時点ｔ4迄の
間、出力するイネーブル信号ｅを論理“１”から論理
“０”に設定変更し、フリップフロップ（ＦＦ）３６の
データ入力端子Ｄ、ゲート３７および２９に入力すると
共に、外部にも出力する。
【００４２】フリップフロップ（ＦＦ）３６は、ゲート
３３からデータ入力端子Ｄに入力されるイネーブル信号
ｅを、クロック端子ＣＰに入力されるクロック端子ＣＫ
1 に同期して蓄積・保持し、１クロック周期だけ遅延し
て、出力端子ＱN から出力する出力信号ｑN36 を論理
“１”から論理“０”に設定変更し、ゲート３７に入力
する。
３３からデータ入力端子Ｄに入力されるイネーブル信号
ｅを、クロック端子ＣＰに入力されるクロック端子ＣＫ
1 に同期して蓄積・保持し、１クロック周期だけ遅延し
て、出力端子ＱN から出力する出力信号ｑN36 を論理
“１”から論理“０”に設定変更し、ゲート３７に入力
する。
【００４３】ゲート３７は、ゲート３３からイネーブル
信号ｅと、フリップフロップ（ＦＦ）３６から出力信号
ｑN36 とを入力されることにより、図３に示す如く、時
点ｔ 4 から１クロック周期の間、論理“１”から論理
“０”に設定変更される出力信号ｑ37を出力し、フリッ
プフロップ（ＦＦ）３２および３５のリセット端子Ｒに
入力する。
信号ｅと、フリップフロップ（ＦＦ）３６から出力信号
ｑN36 とを入力されることにより、図３に示す如く、時
点ｔ 4 から１クロック周期の間、論理“１”から論理
“０”に設定変更される出力信号ｑ37を出力し、フリッ
プフロップ（ＦＦ）３２および３５のリセット端子Ｒに
入力する。
【００４４】フリップフロップ（ＦＦ）３２および３５
は、ゲート３７からリセット端子Ｒに入力される出力信
号ｑ37の立下がり時点ｔ4 に同期してリセットされ、そ
れぞれ出力端子Ｑから出力する出力信号ｑ32およびｑ35
を論理“１”から論理“０”に設定変更する。
は、ゲート３７からリセット端子Ｒに入力される出力信
号ｑ37の立下がり時点ｔ4 に同期してリセットされ、そ
れぞれ出力端子Ｑから出力する出力信号ｑ32およびｑ35
を論理“１”から論理“０”に設定変更する。
【００４５】ゲート２９は、ゲート３３から入力される
イネーブル信号ｅが論理“１”に設定されている間は遮
断状態に設定され、セレクタ（ＳＥＬ）２７から出力さ
れる直列データｄS27 が直列データｄS29 として外部に
出力されることは無いが、イネーブル信号ｅが論理
“０”に設定される間は、セレクタ（ＳＬ）２７から出
力される直列データｄS27 が直列データｄS29 として外
部に出力される。
イネーブル信号ｅが論理“１”に設定されている間は遮
断状態に設定され、セレクタ（ＳＥＬ）２７から出力さ
れる直列データｄS27 が直列データｄS29 として外部に
出力されることは無いが、イネーブル信号ｅが論理
“０”に設定される間は、セレクタ（ＳＬ）２７から出
力される直列データｄS27 が直列データｄS29 として外
部に出力される。
【００４６】ここで、イネーブル信号ｅが論理“０”に
設定されている時点ｔ3 乃至ｔ4 の間に、セレクタ（Ｓ
ＥＬ）２７から出力される直列データｄS27 を検討す
る。先ず時点ｔ3 には、時点ｔ3 の直前の４クロック周
期間Ｔ41に、書込読出メモリ（ＲＡＭ）２３から抽出さ
れた並列データｄP231がフリップフロップ（ＦＦ）２６
に蓄積・保持され、並列データｄP261としてセレクタ
（ＳＥＬ）２７に入力されている。
設定されている時点ｔ3 乃至ｔ4 の間に、セレクタ（Ｓ
ＥＬ）２７から出力される直列データｄS27 を検討す
る。先ず時点ｔ3 には、時点ｔ3 の直前の４クロック周
期間Ｔ41に、書込読出メモリ（ＲＡＭ）２３から抽出さ
れた並列データｄP231がフリップフロップ（ＦＦ）２６
に蓄積・保持され、並列データｄP261としてセレクタ
（ＳＥＬ）２７に入力されている。
【００４７】セレクタ（ＳＥＬ）２７は、フリップフロ
ップ（ＦＦ）２６から入力されている並列データｄP261
を、時点ｔ3 から時点ｔ5 迄の８クロック周期間Ｔ81の
間に直列データｄS271に変換して出力する。
ップ（ＦＦ）２６から入力されている並列データｄP261
を、時点ｔ3 から時点ｔ5 迄の８クロック周期間Ｔ81の
間に直列データｄS271に変換して出力する。
【００４８】次に時点ｔ5 には、時点ｔ5 の直前の４ク
ロック周期間Ｔ42に、書込読出メモリ（ＲＡＭ）２３か
ら抽出された並列データｄP232がフリップフロップ（Ｆ
Ｆ）２６に蓄積・保持され、並列データｄP262としてセ
レクタ（ＳＥＬ）２７に入力されている。
ロック周期間Ｔ42に、書込読出メモリ（ＲＡＭ）２３か
ら抽出された並列データｄP232がフリップフロップ（Ｆ
Ｆ）２６に蓄積・保持され、並列データｄP262としてセ
レクタ（ＳＥＬ）２７に入力されている。
【００４９】セレクタ（ＳＥＬ）２７は、フリップフロ
ップ（ＦＦ）２６から入力されている並列データｄP262
を、時点ｔ5 から時点ｔ6 迄の８クロック周期間Ｔ82の
間に直列データｄS272に変換して出力する。
ップ（ＦＦ）２６から入力されている並列データｄP262
を、時点ｔ5 から時点ｔ6 迄の８クロック周期間Ｔ82の
間に直列データｄS272に変換して出力する。
【００５０】次に時点ｔ6 には、時点ｔ6 の直前の４ク
ロック周期間Ｔ43に、書込読出メモリ（ＲＡＭ）２３か
ら抽出された並列データｄP233がフリップフロップ（Ｆ
Ｆ）２６に蓄積・保持され、並列データｄP263としてセ
レクタ（ＳＥＬ）２７に入力されている。
ロック周期間Ｔ43に、書込読出メモリ（ＲＡＭ）２３か
ら抽出された並列データｄP233がフリップフロップ（Ｆ
Ｆ）２６に蓄積・保持され、並列データｄP263としてセ
レクタ（ＳＥＬ）２７に入力されている。
【００５１】セレクタ（ＳＥＬ）２７は、フリップフロ
ップ（ＦＦ）２６から入力されている並列データｄP263
を、時点ｔ6 から時点ｔ4 迄の８クロック周期間Ｔ83の
間に直列データｄS273に変換して出力する。
ップ（ＦＦ）２６から入力されている並列データｄP263
を、時点ｔ6 から時点ｔ4 迄の８クロック周期間Ｔ83の
間に直列データｄS273に変換して出力する。
【００５２】従って、イネーブル信号ｅが論理“１”に
設定されている時点ｔ3 乃至ｔ4 の間には、４クロック
周期間Ｔ41、Ｔ42およびＴ43に書込読出メモリ（ＲＡ
Ｍ）２３から抽出された並列データｄP231、ｄP232およ
びｄP233が、８クロック周期間Ｔ81、Ｔ82およびＴ83の
間にそれぞれ直列データｄS271、ｄS272およびｄS273に
変換され、時点ｔ3 乃至ｔ4 の間、導通状態に設定され
ているゲート２９を介して直列データｄS291、ｄS292お
よびｄS293として出力される。
設定されている時点ｔ3 乃至ｔ4 の間には、４クロック
周期間Ｔ41、Ｔ42およびＴ43に書込読出メモリ（ＲＡ
Ｍ）２３から抽出された並列データｄP231、ｄP232およ
びｄP233が、８クロック周期間Ｔ81、Ｔ82およびＴ83の
間にそれぞれ直列データｄS271、ｄS272およびｄS273に
変換され、時点ｔ3 乃至ｔ4 の間、導通状態に設定され
ているゲート２９を介して直列データｄS291、ｄS292お
よびｄS293として出力される。
【００５３】外部では、当該並直列変換回路から出力さ
れる直列データｄS291、ｄS292およびｄS293とイネーブ
ル信号ｅとを受信する。従って、時点ｔ3 乃至ｔ4 にお
いて直列データｄS291、ｄS292およびｄS293として出力
すべき並列データｄP231、ｄP232およびｄP233を、４ク
ロック周期間Ｔ 41、Ｔ42およびＴ43において抽出する如
き読出アドレスａR1、ａR2およびａR3を、４クロック周
期間Ｔ41、Ｔ42およびＴ43において書込読出メモリ（Ｒ
ＡＭ）２３に入力する必要がある。
れる直列データｄS291、ｄS292およびｄS293とイネーブ
ル信号ｅとを受信する。従って、時点ｔ3 乃至ｔ4 にお
いて直列データｄS291、ｄS292およびｄS293として出力
すべき並列データｄP231、ｄP232およびｄP233を、４ク
ロック周期間Ｔ 41、Ｔ42およびＴ43において抽出する如
き読出アドレスａR1、ａR2およびａR3を、４クロック周
期間Ｔ41、Ｔ42およびＴ43において書込読出メモリ（Ｒ
ＡＭ）２３に入力する必要がある。
【００５４】またイネーブル信号ｅを時点ｔ3 から論理
“０”に設定させる為には、フリップフロップ（ＦＦ）
２１からデコーダ（ＤＣＲ）３４を指定する書込アドレ
スａ W34 を出力する時点ｔ1 を、時点ｔ3 以前に設定す
る必要がある。
“０”に設定させる為には、フリップフロップ（ＦＦ）
２１からデコーダ（ＤＣＲ）３４を指定する書込アドレ
スａ W34 を出力する時点ｔ1 を、時点ｔ3 以前に設定す
る必要がある。
【００５５】更に、４クロック周期間Ｔ41、Ｔ42および
Ｔ43にそれぞれ並列データｄP231、ｄP232およびｄP233
を抽出可能とする為に、マイクロプロセッサ（ＭＰＵ）
１から然るべき時点に、書込アドレスａW1、ａW2および
ａW3および並列データｄP1、ｄP2およびｄP3を出力して
置く必要がある。
Ｔ43にそれぞれ並列データｄP231、ｄP232およびｄP233
を抽出可能とする為に、マイクロプロセッサ（ＭＰＵ）
１から然るべき時点に、書込アドレスａW1、ａW2および
ａW3および並列データｄP1、ｄP2およびｄP3を出力して
置く必要がある。
【００５６】以上の説明から明らかな如く、本実施例に
よれば、前述の如き各条件を設定することにより、書込
読出メモリ（ＲＡＭ）２３に格納したそれぞれ８ビット
から成る並列データｄR1、ｄR2およびｄR3を、直列デー
タｄS1、ｄS2およびｄS3に変換して、時点ｔ3 乃至ｔ4
の２４クロック周期間に連続して出力し、また同期間に
論理“０”に設定されるイネーブル信号ｅを出力するこ
ととなる。
よれば、前述の如き各条件を設定することにより、書込
読出メモリ（ＲＡＭ）２３に格納したそれぞれ８ビット
から成る並列データｄR1、ｄR2およびｄR3を、直列デー
タｄS1、ｄS2およびｄS3に変換して、時点ｔ3 乃至ｔ4
の２４クロック周期間に連続して出力し、また同期間に
論理“０”に設定されるイネーブル信号ｅを出力するこ
ととなる。
【００５７】なお、図２および図３はあく迄本発明の一
実施例に過ぎず、例えば書込読出メモリ（ＲＡＭ）２３
に格納される並列データｄP は一語８ビットに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。また出力される直
列データｄS は一語８ビットを３語出力するものに限定
されることは無く、一語任意ビットを任意語出力するこ
とも考慮されるが、何れの場合にも本発明の効果は変わ
らない。
実施例に過ぎず、例えば書込読出メモリ（ＲＡＭ）２３
に格納される並列データｄP は一語８ビットに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。また出力される直
列データｄS は一語８ビットを３語出力するものに限定
されることは無く、一語任意ビットを任意語出力するこ
とも考慮されるが、何れの場合にも本発明の効果は変わ
らない。
【００５８】また書込読出メモリ（ＲＡＭ）２３は１台
のマイクロプロセッサ（ＭＰＵ）１から出力される並列
データｄP を専用に格納し、抽出するものに限定される
ことは無く、複数台のマイクロプロセッサ（ＭＰＵ）１
に共用させることも考慮される。
のマイクロプロセッサ（ＭＰＵ）１から出力される並列
データｄP を専用に格納し、抽出するものに限定される
ことは無く、複数台のマイクロプロセッサ（ＭＰＵ）１
に共用させることも考慮される。
【００５９】図４においては、２台のマイクロプロセッ
サ（ＭＰＵ）１からそれぞれラッチ回路（Ｌ）２および
フリップフロップ（ＦＦ）２１を介して出力される書込
アドレスａW1およびａW2をセレクタ（ＳＥＬ）４１を介
してセレクタ（ＳＥＬ）２２に入力し、また２台のカウ
ンタ（ＣＮＴ）２５等からそれぞれ出力される読出アド
レスａR1およびａR2をセレクタ（ＳＥＬ）４２を介して
セレクタ（ＳＥＬ）２２に入力し、また２台のマイクロ
プロセッサ（ＭＰＵ）１からそれぞれラッチ回路（Ｌ）
３およびフリップフロップ（ＦＦ）２１を介して出力さ
れる並列データｄW1およびｄW2を、それぞれバッファ回
路（ＢＦ）４３および４４を介して書込読出メモリ（Ｒ
ＡＭ）２３に入力し、また各マイクロプロセッサ（ＭＰ
Ｕ）１による書込アドレスａW1およびａw2を書込読出メ
モリ（ＲＡＭ）２３の異なる領域に割当てることとして
置くことにより、マイクロプロセッサ（ＭＰＵ）１から
入力する場合にはセレクタ（ＳＥＬ）４１および４２を
書込アドレスａW1および読出アドレスａR1側に設定する
と共に、バッファ回路（ＢＦ）４３にイネーブル信号ｅ
ｎ1 を入力することとし、またマイクロプロセッサ（Ｍ
ＰＵ）２から入力する場合にはセレクタ（ＳＥＬ）４１
および４２を書込アドレスａW2および読出アドレスａR2
側に設定すると共に、バッファ回路（ＢＦ）４３にイネ
ーブル信号ｅｎ2 を入力することとすれば、書込読出メ
モリ（ＲＡＭ）２３が２台のマイクロプロセッサ（ＭＰ
Ｕ）１に共用可能となる。
サ（ＭＰＵ）１からそれぞれラッチ回路（Ｌ）２および
フリップフロップ（ＦＦ）２１を介して出力される書込
アドレスａW1およびａW2をセレクタ（ＳＥＬ）４１を介
してセレクタ（ＳＥＬ）２２に入力し、また２台のカウ
ンタ（ＣＮＴ）２５等からそれぞれ出力される読出アド
レスａR1およびａR2をセレクタ（ＳＥＬ）４２を介して
セレクタ（ＳＥＬ）２２に入力し、また２台のマイクロ
プロセッサ（ＭＰＵ）１からそれぞれラッチ回路（Ｌ）
３およびフリップフロップ（ＦＦ）２１を介して出力さ
れる並列データｄW1およびｄW2を、それぞれバッファ回
路（ＢＦ）４３および４４を介して書込読出メモリ（Ｒ
ＡＭ）２３に入力し、また各マイクロプロセッサ（ＭＰ
Ｕ）１による書込アドレスａW1およびａw2を書込読出メ
モリ（ＲＡＭ）２３の異なる領域に割当てることとして
置くことにより、マイクロプロセッサ（ＭＰＵ）１から
入力する場合にはセレクタ（ＳＥＬ）４１および４２を
書込アドレスａW1および読出アドレスａR1側に設定する
と共に、バッファ回路（ＢＦ）４３にイネーブル信号ｅ
ｎ1 を入力することとし、またマイクロプロセッサ（Ｍ
ＰＵ）２から入力する場合にはセレクタ（ＳＥＬ）４１
および４２を書込アドレスａW2および読出アドレスａR2
側に設定すると共に、バッファ回路（ＢＦ）４３にイネ
ーブル信号ｅｎ2 を入力することとすれば、書込読出メ
モリ（ＲＡＭ）２３が２台のマイクロプロセッサ（ＭＰ
Ｕ）１に共用可能となる。
【００６０】かかる場合にも本発明の効果は変わらな
い。
い。
【００６１】
【発明の効果】以上、本発明によれば、記憶容量に充分
余裕のある記憶手段を使用することにより、並列データ
数が増加した場合にも、一々記憶手段を増設する必要も
無くなり、更に複数の並列データ格納手段から入力され
る並列データも併せて記憶可能となり、当該並直列変換
回路の経済性および小形化が促進される。
余裕のある記憶手段を使用することにより、並列データ
数が増加した場合にも、一々記憶手段を増設する必要も
無くなり、更に複数の並列データ格納手段から入力され
る並列データも併せて記憶可能となり、当該並直列変換
回路の経済性および小形化が促進される。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による並直列変換回路を示
す図
す図
【図３】 図２におけるタイムチャートの一例を示す図
【図４】 複数のデータの送信処理の一例を示す図
【図５】 従来ある並直列変換回路の一例を示す図
１ マイクロプロセッサ（ＭＰＵ） ２、３ ラッチ回路（Ｌ） ４ アドレスバス ５、３４ デコーダ（ＤＣＲ） ６ データバス ７ シフトレジスタ（ＳＲ） ８、１０、２８、２９、３０、３３、３７ ゲート ９ タイマ（ＴＭ） ２１、２６、３１、３２、３５、３６ フリップフロッ
プ（ＦＦ） ２２、２７、４１、４２ セレクタ（ＳＥＬ） ２３ 書込読出メモリ（ＲＡＭ） ２４ 三値バッファ回路 ２５ カウンタ（ＣＮＴ） ４３、４４ バッファ回路（ＢＦ） １００ 記憶手段 ２００ 並列データ格納手段 ３００ 並列データ抽出手段 ４００ 並直列変換手段 ５００ 切替手段
プ（ＦＦ） ２２、２７、４１、４２ セレクタ（ＳＥＬ） ２３ 書込読出メモリ（ＲＡＭ） ２４ 三値バッファ回路 ２５ カウンタ（ＣＮＴ） ４３、４４ バッファ回路（ＢＦ） １００ 記憶手段 ２００ 並列データ格納手段 ３００ 並列データ抽出手段 ４００ 並直列変換手段 ５００ 切替手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 修二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 弥栄 幸樹 福岡県福岡市博多区博多駅前一丁目４番４ 号 富士通九州通信システム株式会社内
Claims (2)
- 【請求項１】 所定数のビットから成る並列データ（ｄ
P ）を書込みおよび読出す記憶手段（１００）と、 書込アドレス（ａW ）および前記並列データ（ｄP ）を
前記記憶手段（１００）に入力し、前記並列データ（ｄ
P ）を前記記憶手段（１００）に格納する並列データ格
納手段（２００）と、 読出アドレス（ａR ）を前記記憶手段（１００）に入力
し、前記並列データ格納手段（２００）が記憶手段（１
００）に格納済の前記並列データ（ｄP ）を前記記憶手
段（１００）から抽出する並列データ抽出手段（３０
０）と、 前記並列データ抽出手段（３００）が前記記憶手段（１
００）から抽出した前記並列データ（ｄP ）を直列デー
タ（ｄS ）に変換し、前記直列データ（ｄS ）の有効性
を示すイネーブル信号（ｅ）と共に出力する並直列変換
手段（４００）とを設けることを特徴とする並直列変換
回路。 - 【請求項２】 前記記憶手段（１００）は、複数の前記
並列データ格納手段（２００）から切替手段（５００）
を介して入力される前記各書込アドレス（ａ W ）および
前記並列データ（ｄP ）を格納することを特徴とする請
求項１記載の並直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33538591A JPH05167459A (ja) | 1991-12-19 | 1991-12-19 | 並直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33538591A JPH05167459A (ja) | 1991-12-19 | 1991-12-19 | 並直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167459A true JPH05167459A (ja) | 1993-07-02 |
Family
ID=18287960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33538591A Withdrawn JPH05167459A (ja) | 1991-12-19 | 1991-12-19 | 並直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
-
1991
- 1991-12-19 JP JP33538591A patent/JPH05167459A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309618B1 (ko) * | 1996-12-13 | 2001-11-15 | 칼 하인쯔 호르닝어 | 병렬/직렬 변환기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |