JP2510268B2 - デ―タ保持回路 - Google Patents
デ―タ保持回路Info
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Description
【発明の詳細な説明】 〔概要〕 複数のデータ処理装置からなるデータ処理システムの
データ保持回路に関し、 バスサイクルを安価に短縮できるようにすることを目
的とし、 スレーブ処理装置に、受信データレジスタへのセット
クロックを抑止するセット抑止回路と、受信したデータ
情報からセットクロック抑止信号を生成するセット抑止
信号生成手段とを備えたものである。
データ保持回路に関し、 バスサイクルを安価に短縮できるようにすることを目
的とし、 スレーブ処理装置に、受信データレジスタへのセット
クロックを抑止するセット抑止回路と、受信したデータ
情報からセットクロック抑止信号を生成するセット抑止
信号生成手段とを備えたものである。
本発明は、複数のデータ処理装置からなるデータ処理
システムのデータ保持回路、特に、システム全体が１本
のクロックパルスにより同期して動作する同期システム
におけるデータ保持回路に関する。
システムのデータ保持回路、特に、システム全体が１本
のクロックパルスにより同期して動作する同期システム
におけるデータ保持回路に関する。
従来のデータ保持回路では、第10図に示すように、マ
スタ処理装置１には同期クロック生成手段11と、送出さ
れているデータ情報が有効であることを示すストローブ
信号を生成するストローブ信号生成手段12と、同期クロ
ック生成手段11から出力されたクロックに従って送信さ
れるデータを格納する送信データレジスタ13を備え、マ
スタ処理装置１からデータ情報を受信する複数のスレー
ブ処理装置2,あるいは３には、受信したデータ情報を格
納する受信データレジスタ21,あるいは31と、データ情
報およびストローブ信号を入力してセットイネーブル信
号を生成するセットイネーブル信号生成手段22,あるい
は32と、クロックおよびセットイネーブル信号生成手段
22,あるいは32から出力されたセットイネーブル信号を
入力して受信データレジスタ21,あるいは31のセットク
ロックのイネーブル信号を生成するセットイネーブル回
路23,あるいは33と、受信データレジスタ21,あるいは31
に格納されたデータ情報を入力して必要な処理をするデ
ータ処理手段24,あるいは34とを備えている。
スタ処理装置１には同期クロック生成手段11と、送出さ
れているデータ情報が有効であることを示すストローブ
信号を生成するストローブ信号生成手段12と、同期クロ
ック生成手段11から出力されたクロックに従って送信さ
れるデータを格納する送信データレジスタ13を備え、マ
スタ処理装置１からデータ情報を受信する複数のスレー
ブ処理装置2,あるいは３には、受信したデータ情報を格
納する受信データレジスタ21,あるいは31と、データ情
報およびストローブ信号を入力してセットイネーブル信
号を生成するセットイネーブル信号生成手段22,あるい
は32と、クロックおよびセットイネーブル信号生成手段
22,あるいは32から出力されたセットイネーブル信号を
入力して受信データレジスタ21,あるいは31のセットク
ロックのイネーブル信号を生成するセットイネーブル回
路23,あるいは33と、受信データレジスタ21,あるいは31
に格納されたデータ情報を入力して必要な処理をするデ
ータ処理手段24,あるいは34とを備えている。
そして、マスタ処理装置１では、マスタ処理装置１の
送信データレジスタ13から、バスサイクル毎に、スレー
ブアドレス情報、スレーブ内アドレス情報、アクセスモ
ード情報、ライトデータ等が含まれるデータ情報を、共
通バスであるCBUS41を通してスレーブ処理装置２の受信
データレジスタ21およびスレーブ処理装置３の受信デー
タレジスタ31へ送出し、マスタ処理装置１のストローブ
信号生成手段12からSTB信号線42を通してスレーブ処理
装置２のセットイネーブル信号生成手段22およびスレー
ブ処理装置３のセットイネーブル信号生成手段32へスト
ローブ信号を送出し、マスタ処理装置１の同期クロック
生成手段11からCLK信号線43を通してスレーブ処理装置
２のセットイネーブル回路23およびスレーブ処理装置３
のセットイネーブル回路33へクロックを送出させてい
る。
送信データレジスタ13から、バスサイクル毎に、スレー
ブアドレス情報、スレーブ内アドレス情報、アクセスモ
ード情報、ライトデータ等が含まれるデータ情報を、共
通バスであるCBUS41を通してスレーブ処理装置２の受信
データレジスタ21およびスレーブ処理装置３の受信デー
タレジスタ31へ送出し、マスタ処理装置１のストローブ
信号生成手段12からSTB信号線42を通してスレーブ処理
装置２のセットイネーブル信号生成手段22およびスレー
ブ処理装置３のセットイネーブル信号生成手段32へスト
ローブ信号を送出し、マスタ処理装置１の同期クロック
生成手段11からCLK信号線43を通してスレーブ処理装置
２のセットイネーブル回路23およびスレーブ処理装置３
のセットイネーブル回路33へクロックを送出させてい
る。
一方、スレーブ処理装置2,および３では、セットイネ
ーブル信号生成手段22,32においてスレーブアドレス情
報をデコードし、自装置が選択されたことを示す選択信
号がオンになると、その選択信号とストローブ信号をAN
Dして生成したセットイネーブル信号をセットイネーブ
ル回路23,33に入力させ、セットイネーブル回路23,33か
ら受信データレジスタ21,31のセットクロックのイネー
ブル信号を生成して、受信データレジスタ21,31にデー
タ情報をセットさせて、データ処理手段24,34が処理に
必要なデータを読み込みできるようにしている。
ーブル信号生成手段22,32においてスレーブアドレス情
報をデコードし、自装置が選択されたことを示す選択信
号がオンになると、その選択信号とストローブ信号をAN
Dして生成したセットイネーブル信号をセットイネーブ
ル回路23,33に入力させ、セットイネーブル回路23,33か
ら受信データレジスタ21,31のセットクロックのイネー
ブル信号を生成して、受信データレジスタ21,31にデー
タ情報をセットさせて、データ処理手段24,34が処理に
必要なデータを読み込みできるようにしている。
上記従来のデータ保持回路では、受信データレジスタ
21,31にフリップフロップタイプの素子を使用すると、
クロックが立上るまでにクロックイネーブル信号が確定
していなければならないので、バイスサイクルＴはCBUS
41のインタフェースディレイτ１、セットイネーブル信
号生成手段22,32におけるセットイネーブル信号の生成
に要する時間τ２、およびセットイネーブル回路23,33
のディレイτ３の和以上、即ち、τ１＋τ２＋τ３≦Ｔ
となる。
21,31にフリップフロップタイプの素子を使用すると、
クロックが立上るまでにクロックイネーブル信号が確定
していなければならないので、バイスサイクルＴはCBUS
41のインタフェースディレイτ１、セットイネーブル信
号生成手段22,32におけるセットイネーブル信号の生成
に要する時間τ２、およびセットイネーブル回路23,33
のディレイτ３の和以上、即ち、τ１＋τ２＋τ３≦Ｔ
となる。
従って、Ｔの短縮には、それぞれτ１，τ２，τ３を
小さくすることが必要になるが、τ１はCBUS41の線長を
短くすることによって小さくできるけれども、τ２，τ
３の短縮には、高速かつ高価な素子が必要になり、回路
構成上はコストアップになるという問題点があった。
小さくすることが必要になるが、τ１はCBUS41の線長を
短くすることによって小さくできるけれども、τ２，τ
３の短縮には、高速かつ高価な素子が必要になり、回路
構成上はコストアップになるという問題点があった。
本発明は、上記問題点に鑑みて成されたものであり、
その解決を目的として設定される技術的課題は、バスサ
イクルを安価に短縮できるようにした、データ保持回路
を提供することにある。
その解決を目的として設定される技術的課題は、バスサ
イクルを安価に短縮できるようにした、データ保持回路
を提供することにある。
本発明は、上記課題を解決するための具体的な手段と
して、データ保持回路を構成するにあたり、第１図に示
すように、システム全体をクロックパルスにより同期さ
せて動作させ、マスタ処理装置１の送信データレジスタ
13から複数のスレーブ処理装置2,3のそれぞれの受信デ
ータレジスタ21,31へ、データ情報を送出するデータ処
理システムにおいて、前記スレーブ処理装置2,3に、前
記受信データレジスタ21,31へのセットクロックを抑止
するセット抑止回路25,35と、受信したデータ情報から
セットクロック抑止信号を生成するセット抑止信号生成
手段26,36とを備えたものである。
して、データ保持回路を構成するにあたり、第１図に示
すように、システム全体をクロックパルスにより同期さ
せて動作させ、マスタ処理装置１の送信データレジスタ
13から複数のスレーブ処理装置2,3のそれぞれの受信デ
ータレジスタ21,31へ、データ情報を送出するデータ処
理システムにおいて、前記スレーブ処理装置2,3に、前
記受信データレジスタ21,31へのセットクロックを抑止
するセット抑止回路25,35と、受信したデータ情報から
セットクロック抑止信号を生成するセット抑止信号生成
手段26,36とを備えたものである。
本発明は上記構成により、受信データレジスタ21,31
が、常時、データ情報の読み込みが可能になるととも
に、受信データレジスタ21,31にセットされたデータ情
報をセット抑止信号生成手段26,36が読み込み、その内
容から次のサイクルにおいても同じデータ情報が必要で
あれば、そのデータ情報の必要期間が終了するまでセッ
トクロックを抑止するセットクロック抑止信号を生成
し、セット抑止回路25,35に出力して、セット抑止回路2
5,35に受信データレジスタ21,31へのセットクロックを
抑止させ、受信データレジスタ21,31が格納済みのデー
タ情報を新規なデータ情報と入れ換えないようにさせる
ことができるようになる。
が、常時、データ情報の読み込みが可能になるととも
に、受信データレジスタ21,31にセットされたデータ情
報をセット抑止信号生成手段26,36が読み込み、その内
容から次のサイクルにおいても同じデータ情報が必要で
あれば、そのデータ情報の必要期間が終了するまでセッ
トクロックを抑止するセットクロック抑止信号を生成
し、セット抑止回路25,35に出力して、セット抑止回路2
5,35に受信データレジスタ21,31へのセットクロックを
抑止させ、受信データレジスタ21,31が格納済みのデー
タ情報を新規なデータ情報と入れ換えないようにさせる
ことができるようになる。
以下、本発明の実施例として、第１図に示す構成のデ
ータ保持回路における、セット抑止回路25およびセット
抑止信号生成手段26を、さらに詳細にした場合につき、
上記と重複する説明を省略して、図示説明する。
ータ保持回路における、セット抑止回路25およびセット
抑止信号生成手段26を、さらに詳細にした場合につき、
上記と重複する説明を省略して、図示説明する。
データ保持回路のスレーブ処理装置２に設けられるセ
ット抑止回路25は、第１図および第２図に示すように、
STB信号線42およびCLK信号線43と、セット抑止信号生成
手段26から出力されるセットクロック抑止信号を伝送す
る抑止信号線44とを、入力端に接続するアンド回路25a
を設ける。抑止信号線44はノット回路25bを介してアン
ド回路25aに接続させる。アンド回路25aから出力するセ
ットクロックを受信データレジスタ21へ伝送するセット
クロック出力線45を、アンド回路25aと受信データレジ
スタ21との間に接続する。
ット抑止回路25は、第１図および第２図に示すように、
STB信号線42およびCLK信号線43と、セット抑止信号生成
手段26から出力されるセットクロック抑止信号を伝送す
る抑止信号線44とを、入力端に接続するアンド回路25a
を設ける。抑止信号線44はノット回路25bを介してアン
ド回路25aに接続させる。アンド回路25aから出力するセ
ットクロックを受信データレジスタ21へ伝送するセット
クロック出力線45を、アンド回路25aと受信データレジ
スタ21との間に接続する。
また、データ保持回路のセット抑止信号生成手段26
は、第１図および第３図に示すように、装置アドレスを
格納する装置アドレスレジスタ261と、受信データレジ
スタ21から入力したデータ情報のアドレス情報と装置ア
ドレスレジスタ261に格納されている装置アドレスとを
比較するアドレス比較回路262と、受信データレジスタ2
1から入力したデータ情報のアクセスモードをデコード
するアクセスモードデコード回路263と、アドレス比較
回路262から出力されたアドレスとアクセスモードデコ
ード回路263から出力されたアクセスモードデコード信
号とからセットクロック抑止信号（CKINH）を生成する
抑止信号生成回路264とからなる。
は、第１図および第３図に示すように、装置アドレスを
格納する装置アドレスレジスタ261と、受信データレジ
スタ21から入力したデータ情報のアドレス情報と装置ア
ドレスレジスタ261に格納されている装置アドレスとを
比較するアドレス比較回路262と、受信データレジスタ2
1から入力したデータ情報のアクセスモードをデコード
するアクセスモードデコード回路263と、アドレス比較
回路262から出力されたアドレスとアクセスモードデコ
ード回路263から出力されたアクセスモードデコード信
号とからセットクロック抑止信号（CKINH）を生成する
抑止信号生成回路264とからなる。
この抑止信号生成回路264は、第３図および第４図に
示すように、アドレス比較回路262から出力されたSEL信
号をＤ入力端から入力し、CLK信号をクロック入力端か
ら入力して、１クロック分遅延したタイミング信号CYC1
を出力するＤ−FF2641と、このＤ−FF2641から出力され
るタイミング信号CYC1をＤ入力端から入力し、CLK信号
をクロック入力端から入力して、１クロック分遅延した
タイミング信号CYC2を出力するＤ−FF2642と、このＤ−
FF2642から出力されるタイミング信号CYC2をＤ入力端か
ら入力し、CLK信号をクロック入力端から入力して、１
クロック分遅延したタイミング信号CYC3を出力するＤ−
FF2643と、データ情報の中のアクセスモードからデコー
ドしたライトアクセス信号ＷおよびＤ−FF2641から出力
されるタイミング信号CYC1のANDをとって出力するAND回
路2644と、データ情報の中のアクセスモードからデコー
ドしたリードアクセス信号ＲおよびＤ−FF2642から出力
されるタイミング信号CYC2のANDをとって出力するAND回
路2645と、データ情報の中のアクセスモードからデコー
ドしたリードモディファイライトサイクル信号RMWおよ
びＤ−FF2643から出力されるタイミング信号CYC3のAND
をとって出力するAND回路2646と、各AND回路2644,2645,
2646からの出力信号のORをとって信号INHOFFを出力する
OR回路2647と、このOR回路2647からの出力信号INHOFFを
Ｋ入力端から、アドレス比較回路262から出力されたSEL
信号をＪ入力端から、CLK信号をクロック入力端からそ
れぞれ入力させてセットクロック抑止信号CKINHを出力
するJK−FF2648とからなる。
示すように、アドレス比較回路262から出力されたSEL信
号をＤ入力端から入力し、CLK信号をクロック入力端か
ら入力して、１クロック分遅延したタイミング信号CYC1
を出力するＤ−FF2641と、このＤ−FF2641から出力され
るタイミング信号CYC1をＤ入力端から入力し、CLK信号
をクロック入力端から入力して、１クロック分遅延した
タイミング信号CYC2を出力するＤ−FF2642と、このＤ−
FF2642から出力されるタイミング信号CYC2をＤ入力端か
ら入力し、CLK信号をクロック入力端から入力して、１
クロック分遅延したタイミング信号CYC3を出力するＤ−
FF2643と、データ情報の中のアクセスモードからデコー
ドしたライトアクセス信号ＷおよびＤ−FF2641から出力
されるタイミング信号CYC1のANDをとって出力するAND回
路2644と、データ情報の中のアクセスモードからデコー
ドしたリードアクセス信号ＲおよびＤ−FF2642から出力
されるタイミング信号CYC2のANDをとって出力するAND回
路2645と、データ情報の中のアクセスモードからデコー
ドしたリードモディファイライトサイクル信号RMWおよ
びＤ−FF2643から出力されるタイミング信号CYC3のAND
をとって出力するAND回路2646と、各AND回路2644,2645,
2646からの出力信号のORをとって信号INHOFFを出力する
OR回路2647と、このOR回路2647からの出力信号INHOFFを
Ｋ入力端から、アドレス比較回路262から出力されたSEL
信号をＪ入力端から、CLK信号をクロック入力端からそ
れぞれ入力させてセットクロック抑止信号CKINHを出力
するJK−FF2648とからなる。
このように構成したデータ保持回路のCBUS41を通して
授受されるデータ情報のフォーマットは、第５図に示す
ように、38ビットのデータ情報の内、上位２桁をアクセ
スモード、上位３〜６桁目の４ビットを装置アドレス情
報、上位７桁目以下の32ビットにデータを格納する。
授受されるデータ情報のフォーマットは、第５図に示す
ように、38ビットのデータ情報の内、上位２桁をアクセ
スモード、上位３〜６桁目の４ビットを装置アドレス情
報、上位７桁目以下の32ビットにデータを格納する。
アクセスモードは、下記表に示すように、リードアク
セスＲはコードを00、そのデータ保持に必要とするサイ
クルを３サイクルとし、ライトアクセスＷはコードを0
1、そのデータ保持に必要とするサイクルを２サイクル
とし、リードモディファイライトサイクルRMWはコード
を10、そのデータ保持に必要とするサイクルを４サイク
ルとする。
セスＲはコードを00、そのデータ保持に必要とするサイ
クルを３サイクルとし、ライトアクセスＷはコードを0
1、そのデータ保持に必要とするサイクルを２サイクル
とし、リードモディファイライトサイクルRMWはコード
を10、そのデータ保持に必要とするサイクルを４サイク
ルとする。
この実施例におけるライトアクセスモードは、第６図
に示すように、データ保持に２サイクルが必要になるか
ら、セット抑止信号生成手段26がセットクロック抑止信
号CKINHを１サイクル分だけハイにし、受信データレジ
スタ21が格納しているデータ情報をもう１サイクル分だ
け保持させる。
に示すように、データ保持に２サイクルが必要になるか
ら、セット抑止信号生成手段26がセットクロック抑止信
号CKINHを１サイクル分だけハイにし、受信データレジ
スタ21が格納しているデータ情報をもう１サイクル分だ
け保持させる。
つぎに、リードアクセスモードでは、第７図に示すよ
うに、データ保持に３サイクルが必要になるから、セッ
ト抑止信号生成手段26がセットクロック抑止信号CKINH
を２サイクル分だけハイにし、受信データレジスタ21が
格納しているデータ情報を１サイクルで更新せずにその
後２サイクル分だけ保持を延ばす。
うに、データ保持に３サイクルが必要になるから、セッ
ト抑止信号生成手段26がセットクロック抑止信号CKINH
を２サイクル分だけハイにし、受信データレジスタ21が
格納しているデータ情報を１サイクルで更新せずにその
後２サイクル分だけ保持を延ばす。
また、リードモディファイライトアクセスモードで
は、第８図に示すように、データ保持に４サイクルが必
要になるから、セット抑止信号生成手段26がセットクロ
ック抑止信号CKINHを３サイクル分だけハイにし、受信
データレジスタ21が格納しているデータ情報を１サイク
ルで更新せずにその後３サイクル分だけ保持を延ばす。
は、第８図に示すように、データ保持に４サイクルが必
要になるから、セット抑止信号生成手段26がセットクロ
ック抑止信号CKINHを３サイクル分だけハイにし、受信
データレジスタ21が格納しているデータ情報を１サイク
ルで更新せずにその後３サイクル分だけ保持を延ばす。
このように実施例では、セット抑止信号生成手段26が
セットクロック抑止信号CKINHを必要とするサイクル分
だけハイにして、受信データレジスタが格納しているデ
ータ情報を更新せずに保持し続けるようにすることがで
き、無用な時間遅れが減少してバスサイクルを進ませ、
処理の高速化が安価に実現できる。
セットクロック抑止信号CKINHを必要とするサイクル分
だけハイにして、受信データレジスタが格納しているデ
ータ情報を更新せずに保持し続けるようにすることがで
き、無用な時間遅れが減少してバスサイクルを進ませ、
処理の高速化が安価に実現できる。
以上では説明の簡素化のために、スレーブ処理装置２
の場合に限定したが、スレーブ処理装置３についても同
様であり、さらに多数のスレーブ処理装置を設けたデー
タ処理システムの場合であっても、同様に構成すること
ができる。
の場合に限定したが、スレーブ処理装置３についても同
様であり、さらに多数のスレーブ処理装置を設けたデー
タ処理システムの場合であっても、同様に構成すること
ができる。
以上のように本発明では、受信データレジスタ21,31
は、常時、データ情報の入力ができる状態になり、しか
も、受信データレジスタ21,31にセットされたデータ情
報を、そのデータ情報の必要期間が終了するまで、受信
データレジスタ21,31が格納済みのデータ情報を新規な
データ情報と入れ換えないように、セット抑止信号生成
手段26,36がセットクロック抑止信号を生成して、セッ
ト抑止回路25,35に出力し、セット抑止回路25,35に受信
データレジスタ21,31へのセットクロックを抑止させた
ことにより、従来のセットイネーブル回路のディレイと
ほぼ同程度のセット抑止回路25,35のディレイτ４と、C
BUS41のインタフェースディレイτ１との和τ１＋τ４
に比較して、セット抑止信号生成手段26,36のディレイ
が、無視しうる程度に小さいため、バスサイクルＴはそ
の範囲をτ１＋τ４≦Ｔに抑えることでき、従来よりも
遅延時間τ２程度を減少させることができ、短縮でき
る。また、特に高速で高価な素子を使用しなくても良
く、バスサイクルＴの短縮に伴なうコストアップを避け
ることができる。
は、常時、データ情報の入力ができる状態になり、しか
も、受信データレジスタ21,31にセットされたデータ情
報を、そのデータ情報の必要期間が終了するまで、受信
データレジスタ21,31が格納済みのデータ情報を新規な
データ情報と入れ換えないように、セット抑止信号生成
手段26,36がセットクロック抑止信号を生成して、セッ
ト抑止回路25,35に出力し、セット抑止回路25,35に受信
データレジスタ21,31へのセットクロックを抑止させた
ことにより、従来のセットイネーブル回路のディレイと
ほぼ同程度のセット抑止回路25,35のディレイτ４と、C
BUS41のインタフェースディレイτ１との和τ１＋τ４
に比較して、セット抑止信号生成手段26,36のディレイ
が、無視しうる程度に小さいため、バスサイクルＴはそ
の範囲をτ１＋τ４≦Ｔに抑えることでき、従来よりも
遅延時間τ２程度を減少させることができ、短縮でき
る。また、特に高速で高価な素子を使用しなくても良
く、バスサイクルＴの短縮に伴なうコストアップを避け
ることができる。
第１図は、本発明によるデータ保持回路を示す構成図、 第２図は、本発明の実施例によるセット抑止回路を示す
構成図、 第３図は、本発明の実施例によるセット抑止信号生成手
段を示す構成図、 第４図は、本発明の実施例による抑止信号生成回路を示
す構成図、 第５図は、本発明の実施例によるデータ情報のフォーマ
ットを示す説明図、 第６図は、本発明の実施例のライトアクセスモードにお
けるタイムチャート、 第７図は、本発明の実施例のリードアクセスモードにお
けるタイムチャート、 第８図は、本発明の実施例のリードモディファイライト
アクセスモードにおけるタイムチャート、 第９図は、従来のデータ保持回路を示す構成説明図。 １…マスタ処理装置 2,3…スレーブ処理装置 11…同期クロック生成手段 12…ストローブ信号生成手段 13…送信データレジスタ 21,31…受信データレジスタ 24,34…データ処理手段 25,35…セット抑止回路 26,36…セット抑止信号生成手段
構成図、 第３図は、本発明の実施例によるセット抑止信号生成手
段を示す構成図、 第４図は、本発明の実施例による抑止信号生成回路を示
す構成図、 第５図は、本発明の実施例によるデータ情報のフォーマ
ットを示す説明図、 第６図は、本発明の実施例のライトアクセスモードにお
けるタイムチャート、 第７図は、本発明の実施例のリードアクセスモードにお
けるタイムチャート、 第８図は、本発明の実施例のリードモディファイライト
アクセスモードにおけるタイムチャート、 第９図は、従来のデータ保持回路を示す構成説明図。 １…マスタ処理装置 2,3…スレーブ処理装置 11…同期クロック生成手段 12…ストローブ信号生成手段 13…送信データレジスタ 21,31…受信データレジスタ 24,34…データ処理手段 25,35…セット抑止回路 26,36…セット抑止信号生成手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金古 正 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山崎 昇 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】システム全体を１つのクロックパルスによ
り同期させて動作させ、マスタ処理装置（１）の送信デ
ータレジスタ（13）から複数のスレーブ処理装置（2,
3）のそれぞれの受信データレジスタ（21,31）へ、デー
タ情報を送出するデータ処理システムにおいて、 前記スレーブ処理装置（2,3）に、前記受信データレジ
スタ（21,31）へのセットクロックを抑止するセット抑
止回路（25,35）と、受信したデータ情報からセットク
ロック抑止信号を生成するセット抑止信号生成手段（2
6,36）とを備えたことを特徴とするデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33524988A JP2510268B2 (ja) | 1988-12-29 | 1988-12-29 | デ―タ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33524988A JP2510268B2 (ja) | 1988-12-29 | 1988-12-29 | デ―タ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178871A JPH02178871A (ja) | 1990-07-11 |
| JP2510268B2 true JP2510268B2 (ja) | 1996-06-26 |
Family
ID=18286408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33524988A Expired - Fee Related JP2510268B2 (ja) | 1988-12-29 | 1988-12-29 | デ―タ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510268B2 (ja) |
-
1988
- 1988-12-29 JP JP33524988A patent/JP2510268B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178871A (ja) | 1990-07-11 |
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