JP2957821B2 - 送出メモリ制御回路 - Google Patents
送出メモリ制御回路Info
- Publication number
- JP2957821B2 JP2957821B2 JP4294356A JP29435692A JP2957821B2 JP 2957821 B2 JP2957821 B2 JP 2957821B2 JP 4294356 A JP4294356 A JP 4294356A JP 29435692 A JP29435692 A JP 29435692A JP 2957821 B2 JP2957821 B2 JP 2957821B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- output
- transmission
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は送出メモリ制御回路に関
し、更に詳しくはディジタル交換網におけるＤＬＣ共通
部内に設けられたＨＤＬＣハンドラ内の回路構成に関す
る。
し、更に詳しくはディジタル交換網におけるＤＬＣ共通
部内に設けられたＨＤＬＣハンドラ内の回路構成に関す
る。
【０００２】
【従来の技術】図１０は従来の交換機システムの概念図
である。図において、１はディジタル加入者端末（Ｔ
Ｅ）、２はこれらディジタル加入者端末１と対応して設
けられたディジタル加入者回路（ＤＬＣ）、５はディジ
タル加入者回路２と接続されるＤＬＣ共通部（ＤＬＣ
Ｃ）である。５ａはディジタル加入者回路２と１対１に
対応して設けられたＨＤＬＣハンドラである。６はＤＬ
Ｃ共通部５を制御するマイクロプロセッサ、７はＤＬＣ
共通部５と接続される交換機（ＮＷ）、８は該交換機７
の回線切り替え制御等を行うコールプロセッサ（ＣＰ
Ｒ）である。
である。図において、１はディジタル加入者端末（Ｔ
Ｅ）、２はこれらディジタル加入者端末１と対応して設
けられたディジタル加入者回路（ＤＬＣ）、５はディジ
タル加入者回路２と接続されるＤＬＣ共通部（ＤＬＣ
Ｃ）である。５ａはディジタル加入者回路２と１対１に
対応して設けられたＨＤＬＣハンドラである。６はＤＬ
Ｃ共通部５を制御するマイクロプロセッサ、７はＤＬＣ
共通部５と接続される交換機（ＮＷ）、８は該交換機７
の回線切り替え制御等を行うコールプロセッサ（ＣＰ
Ｒ）である。
【０００３】このように構成された交換機システムにお
いて、ディジタル回線はＨＤＬＣハンドラ５ａによるＨ
ＤＬＣフォーマットで制御情報のやりとりが行われる。
ＨＤＬＣハンドラ５ａ内にはデータ送信回路とデータ受
信回路が含まれている。
いて、ディジタル回線はＨＤＬＣハンドラ５ａによるＨ
ＤＬＣフォーマットで制御情報のやりとりが行われる。
ＨＤＬＣハンドラ５ａ内にはデータ送信回路とデータ受
信回路が含まれている。
【０００４】図１１は従来回路の構成例を示すブロック
図であり、データ送信回路の構成を示している。図にお
いて、１１は送信データを格納するメモリ、１２はチャ
ネル番号（ＣＨ ＮＯ）をアドレスとして受けて、対応
する番地に格納されている制御データを出力するレジス
タメモリ（レジスタファイル）である。１３はメモリ１
１から読み出したデータに対して、入力された制御デー
タに基づいて各種演算（ＣＲＣ演算，０インサーション
等）を加える演算部である。このように構成された回路
の動作を概説すれば、以下のとおりである。
図であり、データ送信回路の構成を示している。図にお
いて、１１は送信データを格納するメモリ、１２はチャ
ネル番号（ＣＨ ＮＯ）をアドレスとして受けて、対応
する番地に格納されている制御データを出力するレジス
タメモリ（レジスタファイル）である。１３はメモリ１
１から読み出したデータに対して、入力された制御デー
タに基づいて各種演算（ＣＲＣ演算，０インサーション
等）を加える演算部である。このように構成された回路
の動作を概説すれば、以下のとおりである。
【０００５】先ず、ＣＨ ＮＯが与えられると、レジス
タメモリ１２からはこのＣＨ ＮＯをアドレスとしてそ
の対応する番地に格納されている制御データが出力さ
れ、演算部１３に入る。演算部１３は、メモリ１１から
読み出したデータにＣＲＣ演算，０インサーション，フ
ラグ付与等の処理を行う。
タメモリ１２からはこのＣＨ ＮＯをアドレスとしてそ
の対応する番地に格納されている制御データが出力さ
れ、演算部１３に入る。演算部１３は、メモリ１１から
読み出したデータにＣＲＣ演算，０インサーション，フ
ラグ付与等の処理を行う。
【０００６】ここで、０インサーションについて説明す
る。送信側では、フラグ以外のフレーム内容に“１”が
連続して５個現れると、その次に必ず“０”を１個入れ
る“０挿入”（０インサーション）を行う。これは、受
信側で受信データからクロックを抽出するために行われ
る処理である。
る。送信側では、フラグ以外のフレーム内容に“１”が
連続して５個現れると、その次に必ず“０”を１個入れ
る“０挿入”（０インサーション）を行う。これは、受
信側で受信データからクロックを抽出するために行われ
る処理である。
【０００７】図１２は従来回路の動作タイミングを示す
図である。チャネルクロック（ＣＨクロック）に同期し
て各ＣＨの処理が行われる。図では、ＣＨ ｎとＣＨ
ｍの２種類のＣＨを示す。各ＣＨにおいて、その動作は
Ｔ１ステート，Ｔ２ステート，Ｔ３ステートから構成さ
れている。Ｔ１ステートではレジスタメモリ２からＣＨ
ｎの制御データを読み出す。Ｔ２ステートでは演算部
３による演算処理が行われる。Ｔ３ステートでは、演算
部３により演算した結果で送出データを組み立て、出力
する。
図である。チャネルクロック（ＣＨクロック）に同期し
て各ＣＨの処理が行われる。図では、ＣＨ ｎとＣＨ
ｍの２種類のＣＨを示す。各ＣＨにおいて、その動作は
Ｔ１ステート，Ｔ２ステート，Ｔ３ステートから構成さ
れている。Ｔ１ステートではレジスタメモリ２からＣＨ
ｎの制御データを読み出す。Ｔ２ステートでは演算部
３による演算処理が行われる。Ｔ３ステートでは、演算
部３により演算した結果で送出データを組み立て、出力
する。
【０００８】
【発明が解決しようとする課題】前述した従来のデータ
送出回路では、外部からのＣＨ ＮＯによってその該当
するチャネルデータを送出する時、演算を行ってからで
ないと該当チャネルデータの送出ができなかった。この
ため、送信データ間で、あるビット位相差を持つのは避
けることができなかった。更に、外部からの送信要求ビ
ット数もチャネルにより任意に変えられるようにしてお
くと、その位相差は更に規定することが困難となる。
送出回路では、外部からのＣＨ ＮＯによってその該当
するチャネルデータを送出する時、演算を行ってからで
ないと該当チャネルデータの送出ができなかった。この
ため、送信データ間で、あるビット位相差を持つのは避
けることができなかった。更に、外部からの送信要求ビ
ット数もチャネルにより任意に変えられるようにしてお
くと、その位相差は更に規定することが困難となる。
【０００９】このことを図により説明する。図１３はチ
ャネルデータ送出のタイミングを示す図である。（ａ）
はＣＨ ｎが４ビット、ＣＨ ｍが８ビットの場合を示
す。この場合には、４ビットデータが８ビットデータよ
りも前にくるので、Ｔ３のタイミングでＣＨ ｎの送出
をしてから、次のＣＨ ｍのデータ送出の間に重なりは
生じない。ところが、（ｂ）に示すようにＣＨ ｎが８
ビットで、次のＣＨｍが４ビットとなっていた場合、Ｃ
Ｈ ｎのデータ送出が終了しない間に、次のＣＨ ｍの
データ送出が始まり、図に示すように２ＣＨのデータ送
出が重なってしまうという不具合が発生する。
ャネルデータ送出のタイミングを示す図である。（ａ）
はＣＨ ｎが４ビット、ＣＨ ｍが８ビットの場合を示
す。この場合には、４ビットデータが８ビットデータよ
りも前にくるので、Ｔ３のタイミングでＣＨ ｎの送出
をしてから、次のＣＨ ｍのデータ送出の間に重なりは
生じない。ところが、（ｂ）に示すようにＣＨ ｎが８
ビットで、次のＣＨｍが４ビットとなっていた場合、Ｃ
Ｈ ｎのデータ送出が終了しない間に、次のＣＨ ｍの
データ送出が始まり、図に示すように２ＣＨのデータ送
出が重なってしまうという不具合が発生する。
【００１０】本発明はこのような課題に鑑みてなされた
ものであって、送出データに重なりの発生することのな
い送出メモリ制御回路を提供することを目的としてい
る。
ものであって、送出データに重なりの発生することのな
い送出メモリ制御回路を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】図１は第１の発明の原理
ブロック図、図２は第２の発明の原理ブロック図であ
る。図１１と同一のものは、同一の符号を付して示す。
図１において、１１はチャネルに対応してビット数可変
の送出データを格納するメモリ、１２はチャネル番号を
受け、該当するチャネルの制御データを格納するレジス
タメモリ、１３は前記メモリ１１から読み出した送出デ
ータに対してレジスタメモリ１２から与えられた制御デ
ータに基づいて各種演算処理を加える演算部、１４は該
演算部１３からの出力を受け、チャネルクロックに同期
してその内部に書き込む送出メモリである。
ブロック図、図２は第２の発明の原理ブロック図であ
る。図１１と同一のものは、同一の符号を付して示す。
図１において、１１はチャネルに対応してビット数可変
の送出データを格納するメモリ、１２はチャネル番号を
受け、該当するチャネルの制御データを格納するレジス
タメモリ、１３は前記メモリ１１から読み出した送出デ
ータに対してレジスタメモリ１２から与えられた制御デ
ータに基づいて各種演算処理を加える演算部、１４は該
演算部１３からの出力を受け、チャネルクロックに同期
してその内部に書き込む送出メモリである。
【００１２】図２において、２０はＣＨ クロックを受
けて各種タイミング信号を発生するタイミング発生部で
ある。その他の構成は、図１と同じである。タイミング
発生部２０の出力は、送出メモリ１４，演算部１３及び
メモリ１１に入っている。
けて各種タイミング信号を発生するタイミング発生部で
ある。その他の構成は、図１と同じである。タイミング
発生部２０の出力は、送出メモリ１４，演算部１３及び
メモリ１１に入っている。
【００１３】
（第１の発明）演算部１３の出力を送出メモリ１４を介
して送出データとして出力するようにした。送出データ
は全ていったん送出メモリ１４に入り、次に該送出メモ
リ１４から出力され、例えばＣＨ ＮＯｎの入力タイミ
ングでＣＨ ＮＯｎ−１のＣＨの送出データが送出され
る。このような構成とすることにより、送出データに重
なりの発生することのない送出メモリ制御回路を提供す
ることができる。 （第２の発明）送出データに重なりの発生することを防
ぐために、送出メモリ１４を設ける。この場合、回線ク
ロックとシステムクロックの同期を送出メモリ１４で吸
収していると、メモリに対する書き込みタイミングと読
み出しのタイミングが重なってしまう場合が発生する。
これは、システムクロック固定として、回線クロックが
任意にとられた場合、たまたま読み出し時間に書き込み
がぶつかるからである。そこで、これをさけるため、タ
イミング発生回路２０を設けて、書き込みタイミングの
方を（読み出しタイミングの方でもよい）１τだけずら
すようにして、書き込みタイミングと読み出しのタイミ
ングが重なってしまうことがないようにした。
して送出データとして出力するようにした。送出データ
は全ていったん送出メモリ１４に入り、次に該送出メモ
リ１４から出力され、例えばＣＨ ＮＯｎの入力タイミ
ングでＣＨ ＮＯｎ−１のＣＨの送出データが送出され
る。このような構成とすることにより、送出データに重
なりの発生することのない送出メモリ制御回路を提供す
ることができる。 （第２の発明）送出データに重なりの発生することを防
ぐために、送出メモリ１４を設ける。この場合、回線ク
ロックとシステムクロックの同期を送出メモリ１４で吸
収していると、メモリに対する書き込みタイミングと読
み出しのタイミングが重なってしまう場合が発生する。
これは、システムクロック固定として、回線クロックが
任意にとられた場合、たまたま読み出し時間に書き込み
がぶつかるからである。そこで、これをさけるため、タ
イミング発生回路２０を設けて、書き込みタイミングの
方を（読み出しタイミングの方でもよい）１τだけずら
すようにして、書き込みタイミングと読み出しのタイミ
ングが重なってしまうことがないようにした。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図３は本発明の一実施例を示す構成ブロッ
ク図である。図２と同一のものは、同一の符号を付して
示す。図において、１５はＣＨ ＮＯ入力をＣＨクロッ
クで保持するラッチ、１６は送出メモリ１４の出力（パ
ラレルデータ）をシリアルデータに変換し、送出データ
として出力するパラ／シリ変換部である。
に説明する。図３は本発明の一実施例を示す構成ブロッ
ク図である。図２と同一のものは、同一の符号を付して
示す。図において、１５はＣＨ ＮＯ入力をＣＨクロッ
クで保持するラッチ、１６は送出メモリ１４の出力（パ
ラレルデータ）をシリアルデータに変換し、送出データ
として出力するパラ／シリ変換部である。
【００１５】ラッチ１５のデータ入力ＤにはＣＨ ＮＯ
が入力され、クロック入力ｃｋにはＣＨクロックが入力
されている。メモリ１１の書き込み入力ＷＥにはタイミ
ング発生部２０から制御信号が入力されて、アドレス入
力にはラッチ１５のＱ出力（ＣＨ ＮＯ）が入力されて
いる。データ入力Ｄｉｎには演算部１３の出力が入力さ
れ、データ出力Ｄｏｕｔは演算部１３に入っている。
が入力され、クロック入力ｃｋにはＣＨクロックが入力
されている。メモリ１１の書き込み入力ＷＥにはタイミ
ング発生部２０から制御信号が入力されて、アドレス入
力にはラッチ１５のＱ出力（ＣＨ ＮＯ）が入力されて
いる。データ入力Ｄｉｎには演算部１３の出力が入力さ
れ、データ出力Ｄｏｕｔは演算部１３に入っている。
【００１６】演算部１３の出力は送出メモリ１４に入
り、送出メモリ１４の書き込み入力ＷＥにはタイミング
発生部２０の出力が入り、アドレス入力にはラッチ１５
のＱ出力（ＣＨ ＮＯ）が入り、送出メモリ１４の出力
はパラ／シリ変換部１６のデータ入力Ｄに入っている。
該パラ／シリ変換部１６にはタイミング発生部２０の出
力がクロック入力として入り、このクロックに同期して
送出データが出力されるようになっている。このように
構成された回路の動作を説明すれば、以下のとおりであ
る。 （第１の発明）前述した送出データの重なりを防止する
ための方式としては該当チャネルに対して演算終了
後、ＦＩＦＯにためこんでおいて、ＦＩＦＯからのデー
タを読み出す方式と、チャネル毎の専用メモリを設け
て、演算終了後にメモリへため込む方式とがある。該当
チャネルをＦＩＦＯにため込む方式でもよいが制御が複
雑になる。そこで、ここでは専用メモリを設ける方式を
用いることにする。
り、送出メモリ１４の書き込み入力ＷＥにはタイミング
発生部２０の出力が入り、アドレス入力にはラッチ１５
のＱ出力（ＣＨ ＮＯ）が入り、送出メモリ１４の出力
はパラ／シリ変換部１６のデータ入力Ｄに入っている。
該パラ／シリ変換部１６にはタイミング発生部２０の出
力がクロック入力として入り、このクロックに同期して
送出データが出力されるようになっている。このように
構成された回路の動作を説明すれば、以下のとおりであ
る。 （第１の発明）前述した送出データの重なりを防止する
ための方式としては該当チャネルに対して演算終了
後、ＦＩＦＯにためこんでおいて、ＦＩＦＯからのデー
タを読み出す方式と、チャネル毎の専用メモリを設け
て、演算終了後にメモリへため込む方式とがある。該当
チャネルをＦＩＦＯにため込む方式でもよいが制御が複
雑になる。そこで、ここでは専用メモリを設ける方式を
用いることにする。
【００１７】メモリ１１にＣＨ ＮＯがアドレスとして
入力されると、このアドレスに対応した番地に格納され
ているデータが読み出される。読み出されたデータは演
算部１３に入り、該演算部１３でＣＲＣ演算，フラグ付
加，０インサーション等の演算が行われる。このように
して演算されたデータは、必要に応じて同じ番地に書き
込まれると共に、送出メモリ１４に与えられる。
入力されると、このアドレスに対応した番地に格納され
ているデータが読み出される。読み出されたデータは演
算部１３に入り、該演算部１３でＣＲＣ演算，フラグ付
加，０インサーション等の演算が行われる。このように
して演算されたデータは、必要に応じて同じ番地に書き
込まれると共に、送出メモリ１４に与えられる。
【００１８】タイミング発生部２０は、演算部１３から
演算結果が出力された時点で書き込み信号をＷＥ端子に
与え、送出メモリ１４に書き込む。この時、格納される
番地はラッチ１５から与えられるＣＨ ＮＯでアクセス
される番地となる。
演算結果が出力された時点で書き込み信号をＷＥ端子に
与え、送出メモリ１４に書き込む。この時、格納される
番地はラッチ１５から与えられるＣＨ ＮＯでアクセス
される番地となる。
【００１９】このようにして、チャネル毎の演算結果が
順序送出メモリ１４に書き込まれる。そして、同じチャ
ネルの送出要求があった時には、先にメモリ１４に格納
しておいた内容を送出するようにする。つまり、ｎ Ｃ
Ｈの送出要求があった時には、その前のｎ−１ＣＨの内
容を送出するようにする。送出されたデータは、続くパ
ラ／シリ変換部１６によりパラレルデータに変換された
後、送出データとして出力される。
順序送出メモリ１４に書き込まれる。そして、同じチャ
ネルの送出要求があった時には、先にメモリ１４に格納
しておいた内容を送出するようにする。つまり、ｎ Ｃ
Ｈの送出要求があった時には、その前のｎ−１ＣＨの内
容を送出するようにする。送出されたデータは、続くパ
ラ／シリ変換部１６によりパラレルデータに変換された
後、送出データとして出力される。
【００２０】送出メモリ１４のアドレスは、送出可能な
チャネル数分持っておけばよく、送出チャネル要求は、
どのようなＣＨ ＮＯの順でもそのアドレスさえ入力す
ればよいので問題はない。こうすることによって、送信
要求があったチャネルに対して、送出データを決められ
たタイミングによって送出可能となる。又、どのような
ＣＨ ＮＯが入力されても送出データの組み立てが可能
である。 （第２の発明）図４はライトイネーブル信号＊ＷＥ（＊
は負論理を示す）作成回路の具体的構成例を示す図で、
タイミング発生部２０の一部を抽出した回路を示してい
る。図において、Ｕ１はＣＨクロックをＤ入力に、＊回
線クロックをクロック入力ｃｋに受けるラッチ、Ｇ１は
ラッチＵ１の＊Ｑ出力と回線クロックを受けるアンドゲ
ート、Ｕ２はアンドゲートＧ１の出力をＤ入力に、クロ
ックｃｋ２をクロック入力ｃｋに受けるラッチである。
ここで、ｃｋ２はマスタクロック（システムクロックの
こと）の下りエッジによるトリガを示している。
チャネル数分持っておけばよく、送出チャネル要求は、
どのようなＣＨ ＮＯの順でもそのアドレスさえ入力す
ればよいので問題はない。こうすることによって、送信
要求があったチャネルに対して、送出データを決められ
たタイミングによって送出可能となる。又、どのような
ＣＨ ＮＯが入力されても送出データの組み立てが可能
である。 （第２の発明）図４はライトイネーブル信号＊ＷＥ（＊
は負論理を示す）作成回路の具体的構成例を示す図で、
タイミング発生部２０の一部を抽出した回路を示してい
る。図において、Ｕ１はＣＨクロックをＤ入力に、＊回
線クロックをクロック入力ｃｋに受けるラッチ、Ｇ１は
ラッチＵ１の＊Ｑ出力と回線クロックを受けるアンドゲ
ート、Ｕ２はアンドゲートＧ１の出力をＤ入力に、クロ
ックｃｋ２をクロック入力ｃｋに受けるラッチである。
ここで、ｃｋ２はマスタクロック（システムクロックの
こと）の下りエッジによるトリガを示している。
【００２１】Ｕ３はラッチＵ２のＱ出力をＤ入力に、ク
ロックｃｋ１をクロック入力ｃｋに受けるラッチであ
る。ここで、ｃｋ１はマスタクロックの立ち上がりエッ
ジによるトリガを示している。Ｇ２はライトイネーブル
信号＊ＷＥと＊ＨＴ６信号を受けるオアゲートである。
ここで、＊ＨＴ６は演算部１３における内部演算サイク
ルｔ１〜ｔ６の内のｔ６の反転信号を示している。図１
２における演算ステートであるＴ２ステートが、ｔ１〜
ｔ６のサイクルから構成されている。
ロックｃｋ１をクロック入力ｃｋに受けるラッチであ
る。ここで、ｃｋ１はマスタクロックの立ち上がりエッ
ジによるトリガを示している。Ｇ２はライトイネーブル
信号＊ＷＥと＊ＨＴ６信号を受けるオアゲートである。
ここで、＊ＨＴ６は演算部１３における内部演算サイク
ルｔ１〜ｔ６の内のｔ６の反転信号を示している。図１
２における演算ステートであるＴ２ステートが、ｔ１〜
ｔ６のサイクルから構成されている。
【００２２】Ｇ３はオアゲートＧ２の出力とラッチＵ３
の出力を受けるオアゲート、Ｇ４は内部演算サイクルｔ
１〜ｔ６とライトイネーブル＊ＷＥを受けるオアゲート
である。Ｕ４はＤ入力にラッチＵ３のＱ出力を、クロッ
ク入力ｃｋにクロックｃｋ１を受けるラッチである。Ｇ
５はラッチＵ３のＱ出力とラッチＵ４の＊Ｑ出力を受け
るオアゲート、Ｇ６は該オアゲートＧ５の出力とＧ４の
出力を受けるオアゲートである。Ｇ７はオアゲートＧ３
とＧ６の出力を受けるアンドゲート、１４は該アンドゲ
ートＧ７の出力をライトイネーブル信号＊ＷＥとして受
ける送出メモリである。
の出力を受けるオアゲート、Ｇ４は内部演算サイクルｔ
１〜ｔ６とライトイネーブル＊ＷＥを受けるオアゲート
である。Ｕ４はＤ入力にラッチＵ３のＱ出力を、クロッ
ク入力ｃｋにクロックｃｋ１を受けるラッチである。Ｇ
５はラッチＵ３のＱ出力とラッチＵ４の＊Ｑ出力を受け
るオアゲート、Ｇ６は該オアゲートＧ５の出力とＧ４の
出力を受けるオアゲートである。Ｇ７はオアゲートＧ３
とＧ６の出力を受けるアンドゲート、１４は該アンドゲ
ートＧ７の出力をライトイネーブル信号＊ＷＥとして受
ける送出メモリである。
【００２３】アンドゲートＧ７の出力は、送出メモリ
１４へのライトイネーブル信号＊ＷＥにはローアクティ
ブで入り、ライトイネーブル信号ＲＥにはハイアクティ
ブで入る。このように構成された回路の動作をタイムチ
ャートを参照しつつ説明すれば、以下のとおりである。
１４へのライトイネーブル信号＊ＷＥにはローアクティ
ブで入り、ライトイネーブル信号ＲＥにはハイアクティ
ブで入る。このように構成された回路の動作をタイムチ
ャートを参照しつつ説明すれば、以下のとおりである。
【００２４】先ず、図５のタイムチャートを用いて説明
する。同図において、（ａ）はマスタクロックＭＣＫ
（システムクロックともいう）、（ｂ）は回線クロッ
ク、（ｃ）はチャネルの区切りを示すＣＨクロック、
（ｄ）はＢ１〜Ｂ８までで構成される８ビットデータで
ある。システムクロック（ａ）と回線クロック（ｂ）は
図に示すように同期していない。
する。同図において、（ａ）はマスタクロックＭＣＫ
（システムクロックともいう）、（ｂ）は回線クロッ
ク、（ｃ）はチャネルの区切りを示すＣＨクロック、
（ｄ）はＢ１〜Ｂ８までで構成される８ビットデータで
ある。システムクロック（ａ）と回線クロック（ｂ）は
図に示すように同期していない。
【００２５】（ｅ）はアンドゲートＧ１の出力（ラッ
チ）、（ｆ）はラッチＵ３のＱ出力（）、（ｇ）は演
算部１３の内部サイクルで、ｔ１〜ｔ６までの６サイク
ルである。（ｈ）はｔ６の反転信号（＊ＨＴ６）、
（ｉ）はライトイネーブル信号である。ライトイネー
ブル信号は、図に示すように内部サイクルに同期して
ローアクティブで発生する。
チ）、（ｆ）はラッチＵ３のＱ出力（）、（ｇ）は演
算部１３の内部サイクルで、ｔ１〜ｔ６までの６サイク
ルである。（ｈ）はｔ６の反転信号（＊ＨＴ６）、
（ｉ）はライトイネーブル信号である。ライトイネー
ブル信号は、図に示すように内部サイクルに同期して
ローアクティブで発生する。
【００２６】（ｊ）はラッチＵ４の＊Ｑ出力（）、
（ｋ）は内部サイクルｔ１〜ｔ６の期間“１”状態を示
す信号、（ｌ）はオアゲートＧ５の出力（）、（ｍ）
はリード（Ｒ）／ライト（Ｗ）のアドレス切替信号であ
る。
（ｋ）は内部サイクルｔ１〜ｔ６の期間“１”状態を示
す信号、（ｌ）はオアゲートＧ５の出力（）、（ｍ）
はリード（Ｒ）／ライト（Ｗ）のアドレス切替信号であ
る。
【００２７】図４の回路において、通常時では回線クロ
ックはラッチＵ２，Ｕ３によりシステムクロックに同期
した信号として（ｆ）に示すようなパルスとなる。一
方、オアゲートＧ２の出力は内部サイクルｔ６の間にロ
ーアクティブのパルスを出す。この信号がオアゲートＧ
３を経てアンドゲートＧ７に入る。アンドゲートＧ７の
他方の入力は常時“１”となっている。その理由を以下
に示す。
ックはラッチＵ２，Ｕ３によりシステムクロックに同期
した信号として（ｆ）に示すようなパルスとなる。一
方、オアゲートＧ２の出力は内部サイクルｔ６の間にロ
ーアクティブのパルスを出す。この信号がオアゲートＧ
３を経てアンドゲートＧ７に入る。アンドゲートＧ７の
他方の入力は常時“１”となっている。その理由を以下
に示す。
【００２８】（ｋ）と（ｉ）に示すように、ｔ１〜ｔ６
が常時“１”の間はライトイネーブル＊ＷＥがローアク
ティブになってもオアゲートＧ４の出力は“１”を維持
する。この結果、この“１”レベルはオアゲートＧ６を
経てアンドゲートＧ７に“１”で入ることになる。
が常時“１”の間はライトイネーブル＊ＷＥがローアク
ティブになってもオアゲートＧ４の出力は“１”を維持
する。この結果、この“１”レベルはオアゲートＧ６を
経てアンドゲートＧ７に“１”で入ることになる。
【００２９】この結果、アンドゲートＧ７からは（ｉ）
のｔ６に対応したローアクティブパルスが＊ＷＥ信号と
して送出メモリ１４に入る。この時のタイミングを見る
と、（ｍ）より書き込みモードＷになっている。従っ
て、ライトモードとリードモードが重なることはなく、
アンドゲートＧ７の出力で書き込むことができる。な
お、（ｉ）に示す＊ＷＥとアンドゲートＧ７の出力＊
ＷＥとは異なっているので注意。（ｉ）に示す＊ＷＥ
は連続してパルスがでるものであり、は１発しかパル
スがでない。
のｔ６に対応したローアクティブパルスが＊ＷＥ信号と
して送出メモリ１４に入る。この時のタイミングを見る
と、（ｍ）より書き込みモードＷになっている。従っ
て、ライトモードとリードモードが重なることはなく、
アンドゲートＧ７の出力で書き込むことができる。な
お、（ｉ）に示す＊ＷＥとアンドゲートＧ７の出力＊
ＷＥとは異なっているので注意。（ｉ）に示す＊ＷＥ
は連続してパルスがでるものであり、は１発しかパル
スがでない。
【００３０】図５〜図８までは、いずれもライトイネー
ブル＊ＷＥが出力される時のタイミング（ｍ）よりＷモ
ードとなっているため、図５のタイミングと同じく、＊
ＷＥのｔ６サイクルを送出メモリ１４のライトイネーブ
ル信号として用いることができる。
ブル＊ＷＥが出力される時のタイミング（ｍ）よりＷモ
ードとなっているため、図５のタイミングと同じく、＊
ＷＥのｔ６サイクルを送出メモリ１４のライトイネーブ
ル信号として用いることができる。
【００３１】ここで、システムクロック（ＭＣＫ）と回
線クロックとが図９（ａ），（ｂ）に示すように大幅に
ずれてくると、ラッチＵ３のＱ出力が（ｆ）に示すよ
うに延びてきてオアゲートＧ２のｔ６サイクルのローア
クティブパルスをマスクする。このタイミングは（ｍ）
より明らかなように、まだリードＲモードである。この
まま、このｔ６のローアクティブパルスを＊ＷＥとして
出力すると、リードモードとライトモードが重なること
になる。そこで、の同期信号によりオアゲートＧ２の
出力をマスクするのである。
線クロックとが図９（ａ），（ｂ）に示すように大幅に
ずれてくると、ラッチＵ３のＱ出力が（ｆ）に示すよ
うに延びてきてオアゲートＧ２のｔ６サイクルのローア
クティブパルスをマスクする。このタイミングは（ｍ）
より明らかなように、まだリードＲモードである。この
まま、このｔ６のローアクティブパルスを＊ＷＥとして
出力すると、リードモードとライトモードが重なること
になる。そこで、の同期信号によりオアゲートＧ２の
出力をマスクするのである。
【００３２】一方、この時ラッチＵ４の＊Ｑ出力は、
（ｊ）に示すように“０”状態が続く。ここでオアゲー
トＧ５でとのオアをとるとその出力は（ｌ）に示す
ようなものとなる。この信号とオアゲートＧ４から出
力される＊ＷＥ信号のローアクティブとが続くオアゲー
トＧ６でオアがとられることになる。その結果、オアゲ
ートＧ６の出力は、ｔ６サイクルよりも１τ遅れて出力
される。この時のタイミングを見ると、（ｍ）ではＷサ
イクルになっており、重なりは生じない。このように、
読み出しＲモードと書き込みＷモードが重なる場合に
は、書き込みの方を１τだけ遅らせることにより、モー
ドの重なりを避けることができる。
（ｊ）に示すように“０”状態が続く。ここでオアゲー
トＧ５でとのオアをとるとその出力は（ｌ）に示す
ようなものとなる。この信号とオアゲートＧ４から出
力される＊ＷＥ信号のローアクティブとが続くオアゲー
トＧ６でオアがとられることになる。その結果、オアゲ
ートＧ６の出力は、ｔ６サイクルよりも１τ遅れて出力
される。この時のタイミングを見ると、（ｍ）ではＷサ
イクルになっており、重なりは生じない。このように、
読み出しＲモードと書き込みＷモードが重なる場合に
は、書き込みの方を１τだけ遅らせることにより、モー
ドの重なりを避けることができる。
【００３３】上述の実施例では、書き込みタイミングを
読み出しタイミングに対して１τ送られる場合を例にと
って説明したが、本発明はこれに限るものではない。読
み出しタイミングを書き込みタイミングに対して１τ遅
らせるような構成も可能である。
読み出しタイミングに対して１τ送られる場合を例にと
って説明したが、本発明はこれに限るものではない。読
み出しタイミングを書き込みタイミングに対して１τ遅
らせるような構成も可能である。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば第１に送出データに重なりの発生することのない
送出メモリ制御回路を提供することができ、第２に送出
メモリの書き込みモードと読み出しモードが重ならない
送出メモリ制御回路を提供することができる。
よれば第１に送出データに重なりの発生することのない
送出メモリ制御回路を提供することができ、第２に送出
メモリの書き込みモードと読み出しモードが重ならない
送出メモリ制御回路を提供することができる。
【図１】第１の発明の原理ブロック図である。
【図２】第２の発明の原理ブロック図である。
【図３】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図４】ライトイネーブル信号作成回路の具体的構成例
を示す図である。
を示す図である。
【図５】ライトイネーブル信号作成回路の動作を示すタ
イムチャートである。
イムチャートである。
【図６】ライトイネーブル信号作成回路の動作を示すタ
イムチャートである。
イムチャートである。
【図７】ライトイネーブル信号作成回路の動作を示すタ
イムチャートである。
イムチャートである。
【図８】ライトイネーブル信号作成回路の動作を示すタ
イムチャートである。
イムチャートである。
【図９】ライトイネーブル信号作成回路の動作を示すタ
イムチャートである。
イムチャートである。
【図１０】従来の交換機システムの概念図である。
【図１１】従来回路の構成例を示すブロック図である。
【図１２】従来回路の動作タイミングを示す図である。
【図１３】ＣＨデータ送出のタイミングを示す図であ
る。
る。
１１ メモリ １２ レジスタメモリ １３ 演算部 １４ 送出メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲たか▼野 良次 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中原 稔 神奈川県横浜市港北区新横浜３丁目９番 18号 富士通コミュニケーション・シス テムズ株式会社内 (56)参考文献 特開 平２−1638（ＪＰ，Ａ) 特開 平４−213259（ＪＰ，Ａ) 特開 平５−327780（ＪＰ，Ａ) 特開 平６−21994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 3/42 - 3/42 107 H04L 29/08
Claims (4)
- 【請求項１】 各チャネルに対応してビット数可変の送
出データを格納するメモリと、 チャネル番号を受け、該当するチャネルの制御データを
格納するレジスタメモリと、 前記メモリから読み出した送出データに対してレジスタ
メモリから与えられた制御データに基づいて各種演算処
理を加える演算部と、 該演算部からの出力を受け、チャネルクロックに同期し
てその内部に書き込む送出メモリより構成された送出メ
モリ制御回路。 - 【請求項２】 前記送出メモリに格納されたデータに対
し、チャネル番号の変化に同期して、その１つ前のチャ
ネルのデータを送出データとして出力するようにしたこ
とを特徴とする請求項１記載の送出メモリ制御回路。 - 【請求項３】 各チャネルに対応してビット数可変の送
出データを格納するメモリと、 チャネル番号を受け、該当するチャネルの制御データを
格納するレジスタメモリと、 前記メモリから読み出した送出データに対してレジスタ
メモリから与えられた制御データに基づいて各種演算処
理を加える演算部と、 該演算部からの出力を受け、チャネルクロックに同期し
てその内部に書き込む送出メモリと、 チャネルクロックを受けて、前記送出メモリ，演算部及
びメモリにタイミング信号を与えるタイミング発生部よ
り構成された送出メモリ制御回路。 - 【請求項４】 前記タイミング発生部は、回線クロック
とシステムクロックの位相ずれにより生じる送出メモリ
への書き込みタイミングと読み出しタイミングの重なり
を防止するため、何れか一方のタイミングを１サイクル
ずらすようにしたことを特徴とする請求項３記載の送出
メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294356A JP2957821B2 (ja) | 1992-11-02 | 1992-11-02 | 送出メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294356A JP2957821B2 (ja) | 1992-11-02 | 1992-11-02 | 送出メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06153245A JPH06153245A (ja) | 1994-05-31 |
| JP2957821B2 true JP2957821B2 (ja) | 1999-10-06 |
Family
ID=17806654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294356A Expired - Fee Related JP2957821B2 (ja) | 1992-11-02 | 1992-11-02 | 送出メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957821B2 (ja) |
-
1992
- 1992-11-02 JP JP4294356A patent/JP2957821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06153245A (ja) | 1994-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| US5717948A (en) | Interface circuit associated with a processor to exchange digital data in series with a peripheral device | |
| JPS6274127A (ja) | 同期化装置 | |
| US7069406B2 (en) | Double data rate synchronous SRAM with 100% bus utilization | |
| JP2957821B2 (ja) | 送出メモリ制御回路 | |
| US7248663B2 (en) | Apparatus and method for transforming data transmission speed | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| CA2021348C (en) | Elastic store memory circuit | |
| JPS59178667A (ja) | メモリ装置 | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JP2510268B2 (ja) | デ―タ保持回路 | |
| JPH0821914B2 (ja) | 終端装置 | |
| US4975911A (en) | Interface circuit for data transmission between a microprocessor system and a time-division-multiplexed system | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JPS6144426B2 (ja) | ||
| JP2540643B2 (ja) | Ｒａｍの非同期デ―タアクセス方式 | |
| SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
| JP2719227B2 (ja) | 処理装置 | |
| JP3198709B2 (ja) | データ書き込みおよび読み出し回路 | |
| JP3453829B2 (ja) | データ送信装置 | |
| JPH03255742A (ja) | 伝送中継装置 | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| JP3161795B2 (ja) | 位相制御装置 | |
| JPS5939192A (ja) | 時分割スイツチの同期回路 | |
| JPH09311811A (ja) | シングルポートｒａｍ２方向アクセス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990713 |
|
| LAPS | Cancellation because of no payment of annual fees |