JP2766006B2 - エラスティック・ストア方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラスティック・ストア方式に関し、特に伝
送機器等のタイミングの異なる信号系の間で速度変換等
に用いられるエラスティック・ストア方式に関する。

〔従来の技術〕

従来、この種のエラスティック・ストア方式として、
書き込み・読み出しが異なった速度で行え、かつ書き込
み・読み出しが同時に行える非同期のデュアルポート・
メモリあるいはレジスタファイルを用いて構成する技術
が知られている。しかし、非同期メモリは、同期メモリ
に比べて回路規模が大型化するという難点がある。ま
た、同期メモリを用いた場合には、書き込み及び読み出
しの各タイミング信号が、互いに独立である場合には、
正しく書き込み、読み出しが出来ないことがあるという
問題点があった。

第４図に８ビット×Ｍワードの同期メモリを用いて直
列データ信号の書き込み・読み出しを行なう構成をもつ
従来方式のブロック図を、また第５図にこの従来方式で
書き込み・読み出しタイミング信号の速度は同一で位相
を互いに独立とした場合の書き込み・読みだしのタイミ
ングチャートを示す。

第４図に於て、参照番号１は書き込み側の直列のデー
タ信号ａを８ビットの並列信号に変換する直・並列変換
部、２はデータ信号ａと同期した書き込み側のタイミン
グ信号ｂを８分周する分周部を示す。書き込みアドレス
発生部４は、分周部２から出力信号、及び書き込み側の
フレーム位相を示す書き込みフレーム信号Ｃを受け、書
き込みタイミング信号８ビット幅の、書き込みアドレス
信号を発生する。10は読み出しタイミング信号ｄを８分
周する分周部を示し、６は読み出しアドレス発生部で、
分周部10からの出力信号をカウンタのクロック信号と
し、読み出しフレーム信号ｅをカウンタの初期化信号と
して、読み出しタイミング信号８ビット幅の読み出しア
ドレス信号を発生している。

参照番号７はアドレスセレクタ部で、分周部10からの
読み出し側のタイミングに同期した書き込み・読み出し
モード識別信号に応じて、書き込み及び読み出しアドレ
ス信号の一方を選択してメモリ部８へ供給している。メ
モリ部８は、８ビット×Ｍワードの同期メモリである。
９は、メモリ部８から読み出された並列信号を、読み出
しタイミング信号ｄに同期した直列信号ｆに変換する並
・直列変換部を示す。

第５図に於て、ｂは書き込みタイミング信号を示し、
ｇはこれに８分周したタイミング信号を示している。ま
た、ｈは８ビット並列変換された書き込みデータ信号を
示し、ｋはｇに同期した書き込みアドレス信号である。
また、ｄは読み出し側タイミング信号、ｌはこれを８分
周したタイミング信号、ｍは読み出しアドレス信号であ
る。またｎは読み出しタイミング信号ｄを２分周した。
書き込み・読み出し識別信号であり、ここでは「０」が
書き込み、「１」が読み出しのモードを示している。ｐ
は信号ｎに応じて選択されメモリ部８に供給されるアド
レス信号である。

ここで、メモリ部８に供給されるアドレス信号ｐに注
目すると、時刻t₁及びt₂で書き込みアドレスに変化点が
生じている。

〔発明が解決しようとする課題〕

上述した従来のエラスティック・ストア方式では、非
同期メモリを用いると同期メモリに比べ非常に大きな面
積を必要とするという欠点がある。また、同期メモリを
用いた場合には、書き込み及び読み出しの各タイミング
信号が同一速度でかつ一定の位相関係にあることが必要
になり、書き込み及び読み出しのタイミング信号系が互
いに独立であるときには正しく書き込み・読み出しが出
来ないという問題点がある。すなわち同期メモリでは、
書き込み及び読み出しを時分割で切替えしており、この
切り替えのタイミングが例えば読み出し側に同期してい
た場合、これと非同期の書き込み側のアドレスやデータ
信号には、書き込みタイミング中に変化点を生じること
があり（第５図参照）、このときに誤書き込みを生じ
る。

〔課題を解決するための手段〕

本発明の方式は、書き込み側及び読み出し側からおの
おの独立のタイミング信号を受信するメモリ系に、前記
書込み側から入力される直列のデータ信号をＮ（Ｎは予
め設定した正整数）ビットの並列信号に変換する直・並
列変換部と、前記書き込み側から与えられる前記タイミ
ング信号をＮ分周する分周部と、前記分周部から与えら
れる分周信号と前記書き込み側から与えられるフレーム
タイミング信号と前記読み出し側から与えられる前記タ
イミング信号及びフレームタイミング信号とを受けて書
き込み及び読み出しの切替えと同期したタイミング信号
を発生するタイミング変換部と、前記タイミング変換部
が発生するタイミング信号を受けて書き込みアドレス信
号を発生する書き込みアドレス発生部と、前記タイミン
グ変換部が発生するタイミング信号を受けて読み出しア
ドレス信号を発生する読み出しアドレス発生部と、前記
直・並列変換部からの受信するデータ信号を前記書き込
及び読み出しアドレス信号に応答して一時蓄えるメモリ
部と、前記メモリ部から読み出されたＮビット並列信号
を直列に変換する並列・直列変換部とを、備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の１実施例の構成を示すブロック図で
ある。同図において、参照番号１は書き込み側の直列の
データ信号ａをＮビットの並列信号に変換する直・並列
変換部、２はデータ信号ａに同期した書き込み側のタイ
ミング信号ｂをＮ分周する分周部を示す。なお、この実
施例ではＮ＝８である。また、３はタイミング変換部で
あり、信号ｂを８分周したタイミング信号ｇ、書き込み
側のフレーム位相を示す書き込みフレーム信号ｃ、読み
出し側のタイミング信号ｄ、及び読み出し側のフレーム
位相を示す読み出しフレーム信号ｅを受けて、マクロ的
には書き込み側の信号に同期し、ミクロ的には読み出し
側のタイミング信号に同期したタイミング信号を作り、
書き込みアドレス発生部４に供給している。即ち、信号
ｂを８分周したタイミング信号ｇの立ち上がり直後の最
初の読み出しタイミング信号ｄの立ち上がり変化点を示
す信号を、書き込みアドレス発生部４のカウンタのクロ
ック信号として、また書き込みフレーム信号ｃの立ち上
がり直後の最初の読み出しタイミング信号ｄの立ち上が
り変化点を示す信号を、書き込みアドレス発生部４のカ
ウンタの初期化信号（リセット）として書き込みアドレ
ス発生部４へ供給している。また、読み出しタイミング
信号ｄを２分周した信号ｎを、書き込み及び読み出しモ
ードの識別信号としてアドレスセレクタ部７へ供給して
いる。更に、書き込みアドレス発生部４のカウンタのク
ロック信号の立ち上がり直後の最初の書き込みモードを
示す信号を、ライトイネーブル信号としてメモリ部８に
供給している。

参照番号４は書き込みアドレス発生部を示しタイミン
グ変換部３から与えられる信号に応じて、書き込みタイ
ミング信号８ビット幅の書き込みアドレス信号ｑを発生
する。分周部５は、読み出しタイミング信号を８分周す
る。また読み出しアドレス発生部６は、分周部５からの
信号ｌをカウンタのクロック信号とし、読み出しフレー
ム信号ｅをカウンタの初期化信号として、読み出しタイ
ミング信号８ビット幅の読み出しアドレス信号ｒを発生
している。

アドレスセレクタ部７は、タイミング変換部３からの
書き込み・読み出しモード識別信号ｎに応じ、書き込み
及び読み出しアドレスを選択し、メモリ部へ供給してい
る。また８は８ビット×Ｍワードのメモリ部である。参
照番号９はメモリ部８から読み出された並列信号を、読
み出しタイミング信号に同期した直列信号ｆに変換する
並・直列変換部である。

本実施例を、書き込み及び読み出し速度が同一で位相
は独立のフレームアライナに適用した場合の動作のタイ
ミングを第２図に例示する。同図において、ｂは書き込
みタイミング信号を示し、ｇはこれを８分周したタイミ
ング信号、ｈは８ビット並列変換された書き込みデータ
信号、ｑはタイミング変換部３で作られた信号によりマ
クロ的には書き込み側の信号ｇに同期し、ミクロ的には
読み出しタイミング信号に同期した書き込みアドレス信
号である。また、ｄは読み出し側タイミング信号、ｌは
これを８分周したタイミング信号、ｒは読み出しアドレ
ス信号、ｎは読み出しタイミング信号ｄを２分周した書
き込み読み出し識別信号であり、ここでは「０」が書き
込み、「１」が読み出しのモードを示している。ｓは、
信号ｎに応じて選択されメモリ部８に供給されるアドレ
ス信号で、読み出しタイミング信号ｄの１タイムスロッ
ト毎に書き込み及び読み出しのアドレスが交番してい
る。またｕは、前述の手順により作成されたライトイネ
ーブル信号であり、この位置で書き込み側データ信号ｈ
はメモリ部８に書き込まれる。

第２図から分かるように、書き込み及び読み出しタイ
ミング信号ｂ及びｄの位相が異なっていても、メモリ部
８への書き込み・読み出し位置では、アドレス及びデー
タ信号は変化点がなく安定であり、正しくデータ信号の
書き込み・読み出しが行われる。

次に、本実施例を書き込み及び読み出し速度の比が3:
2であるような速度変換回路に適用した場合の動作タイ
ミングを第３図に例示する。第２図と同様に、ｂは書き
込みタイミング信号を示し、ｇはこれを８分周したタイ
ミング信号を示している。また、ｈは８ビット並列変換
された書き込みデータ信号を示し、ｑはタイミング変換
部３で作られた信号によりマクロ的には書き込み側の信
号ｇに同期し、ミクロ的には読み出しタイミング信号に
同期した書き込みアドレス信号である。ｄは読み出し側
タイミング信号、ｌはこれを８分周したタイミング信
号、ｒは読み出しアドレス信号である。また、ｎは読み
出しタイミング信号ｄを２分周した書き込み読み出し識
別信号であり、ｓは信号ｎに従って選択されメモリ部８
に供給されるアドレス信号で、読み出しタイミング信号
の１タイムスロット毎に書き込み及び読み出しのアドレ
スが交番している。またｕは、前述の手順により作成さ
れたライトイネーブル信号であり、この位置で書き込み
側データ信号ｈはメモリ部８に書き込まれる。ここで書
き込みアドレスは必ずしも等間隔とはならないが、メモ
リ部８への書き込み・読み出し位置では、アドレス及び
データ信号は変化点がなく安定であり、正しくデータ信
号の書き込み・読み出しが行われる。

なお、本実施例ではＮ＝８の場合について説明した
が、Ｎは下記の条件を満たす範囲で任意に設定が可能で
ある。

Ｎの条件：書き込みタイミングの周期＞読み出しタイ
ミングの周期×3/N （書き込みタイミング周波数＜読み出しタ
イミング周波数×N/3） また、本実施例では書き込み側のタイミングを読み出
し側に合わせる場合を例示したが、読み出し側のタイミ
ングを書き込み側に合わせることも、同様の方法で実現
できる。

〔発明の効果〕

以上説明したように、本発明のエラスティック・スト
ア方式によれば、マクロ的には書き込み側のタイミング
信号に、ミクロ的には読み出し側のタイミング信号に同
期したメモリ書き込みのタイミングを設定することによ
り、同期式メモリを用いて非同期のデュアルポート・メ
モリ等を用いた従来方式と同様の動作をさせることがで
き、集積回路上に従来よりも小さな面積でエラスティッ
ク・ストア方式の回路を実現できる。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図、第２図及
び第３図は第１図の構成の動作を例示するタイミングチ
ャート、第４図及び第５図は従来のエラスティック・ス
トア方式を示すブロック図及びタイミングチャートであ
る。 １……直・並列変換部、2,5,10……分周部、３……タイ
ミンク変換部、４……書き込みアドレス発生部、６……
読み出しアドレス発生部、７……アドレスセレクタ部、
８……メモリ部、９……並・直列変換部。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−2442（ＪＰ，Ａ) 特開 昭63−209343（ＪＰ，Ａ) 特開 平２−211749（ＪＰ，Ａ) 特開 平３−129934（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】書き込み側及び読み出し側からおのおの独
   立のタイミング信号を受信するメモリ系に、前記書込み
   側から入力される直列のデータ信号をＮ（Ｎは予め設定
   した正整数）ビットの並列信号に変換する直・並列変換
   部と、前記書き込み側から与えられる前記タイミング信
   号をＮ分周する分周部と、前記分周部から与えられる分
   周信号と前記書き込み側から与えられるフレームタイミ
   ング信号と前記読み出し側から与えられる前記タイミン
   グ信号及びフレームタイミング信号とを受けて書き込み
   及び読み出しの切替えと同期したタイミング信号を発生
   するタイミング変換部と、前記タイミング変換部が発生
   するタイミング信号を受けて書き込みアドレス信号を発
   生する書き込みアドレス発生部と、前記タイミング変換
   部が発生するタイミング信号を受けて読み出しアドレス
   信号を発生する読み出しアドレス発生部と、前記直・並
   列変換部からの受信するデータ信号を前記書き込及び読
   み出しアドレス信号に応答して一時蓄えるメモリ部と、
   前記メモリ部から読み出されたＮビット並列信号を直列
   に変換する並列・直列変換部とを、備えていることを特
   徴とするエラスティック・ストア方式。