JPH0454044A - ディジタル信号の速度変換回路 - Google Patents
ディジタル信号の速度変換回路Info
- Publication number
- JPH0454044A JPH0454044A JP2164413A JP16441390A JPH0454044A JP H0454044 A JPH0454044 A JP H0454044A JP 2164413 A JP2164413 A JP 2164413A JP 16441390 A JP16441390 A JP 16441390A JP H0454044 A JPH0454044 A JP H0454044A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 43
- 230000037431 insertion Effects 0.000 claims abstract description 8
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号の速度変換回路に関し、特に、
ＣＣＩＴＴで規定されたヨーロッパの４次群の１３９
Ｍ ｂ ／ ｓの信号と１５５Ｍｂ／ｓのＳＴＭ−１信
号の間のディジタル信号の速度変換回路に関する。
ＣＣＩＴＴで規定されたヨーロッパの４次群の１３９
Ｍ ｂ ／ ｓの信号と１５５Ｍｂ／ｓのＳＴＭ−１信
号の間のディジタル信号の速度変換回路に関する。
従来この種のディジタル信号の速度変換回路は、回路内
で直列−並列変換を行わず、入力されたデータと同じ速
度でメモリに書き込み、変換される速度のクロックで読
み出しを行っていた。
で直列−並列変換を行わず、入力されたデータと同じ速
度でメモリに書き込み、変換される速度のクロックで読
み出しを行っていた。
上述した従来のディジタル信号の速度変換回路は、１３
９ Ｍ ｂ ／ ｓで入力された信号を直接メモリに書
き込み、ＳＴＭ−１の信号速度１５５Ｍｂ／Ｓで読み出
す為、メモリに非常に高速なものが要求され、かつ、周
辺のタイミング信号の発生回路もすべてＥＣＬ等の高速
動作が可能な素子を必要とするので、消費電力が大きく
なるとＵ）う問題点がある。またデバイスの消費電力が
大きり）と小型化が難しくなるという問題点もある。
９ Ｍ ｂ ／ ｓで入力された信号を直接メモリに書
き込み、ＳＴＭ−１の信号速度１５５Ｍｂ／Ｓで読み出
す為、メモリに非常に高速なものが要求され、かつ、周
辺のタイミング信号の発生回路もすべてＥＣＬ等の高速
動作が可能な素子を必要とするので、消費電力が大きく
なるとＵ）う問題点がある。またデバイスの消費電力が
大きり）と小型化が難しくなるという問題点もある。
本発明のディジタル信号の速度変換回路は、予め定めた
ビット数の並列信号に変換する直列−並列変換回路と、
前記直列−並列変換回路の出力を一時記憶するメモリ回
路と、前記メモリ回路から前記一時記憶した記憶内容を
前記第２の速度を持つディジタル信号となるよう読み出
し副信号を挿入して出力する副信号挿入回路と、前記副
信号挿入回路の出力を受け並列信号を直列信号として出
力する並列−直列変換回路とを有する構成である。
ビット数の並列信号に変換する直列−並列変換回路と、
前記直列−並列変換回路の出力を一時記憶するメモリ回
路と、前記メモリ回路から前記一時記憶した記憶内容を
前記第２の速度を持つディジタル信号となるよう読み出
し副信号を挿入して出力する副信号挿入回路と、前記副
信号挿入回路の出力を受け並列信号を直列信号として出
力する並列−直列変換回路とを有する構成である。
本発明のディジタル信号の速度変換回路は、前記直列−
並列変換回路の変換する並列信号のビ・ノド数を可変と
してもよい。
並列変換回路の変換する並列信号のビ・ノド数を可変と
してもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１３９ Ｍ ｂ ／ ｓの入力信号１０１およびクロッ
ク１０２は、直列−並列変換回路１０３に入力される。
ク１０２は、直列−並列変換回路１０３に入力される。
直列−並列変換回路１０３は、通常１対８の直列−並列
変換を行うが、制御信号１０７゜１０８の制御で１対７
もしくは１対６の直列−並列変換を行い、８ｂｉｔパラ
レルのデータ１０４および制御を受けた直列−並列変換
比に応じたクロック１１５を出力する。８ｂｉｔパラレ
ルのデータ１０４の内容は、直列−並列変換回路１０３
が１対８の直列−並列変換を行っている場合には８ｂｉ
ｔすべてがデータとなり、１対７．１対６の変換を行っ
ている場合には、先頭から７ｂｉｔもしくは６ｂｉｔに
データが入り、残りのビットにはデータは入らない。書
き込み側の制御信号発生回路１０５は、直列−並列変換
回路１０３からクロック１１５を受信し、直列−並列変
換を１対８から１対７もしくは１対６に切り替えるタイ
ミングパルス１０７を発生し、かつ、メモリ回路１１０
にデータ１０４を書き込むための書き込みパルス１０６
である１組のクロックとフレームパルスとを出力する。
変換を行うが、制御信号１０７゜１０８の制御で１対７
もしくは１対６の直列−並列変換を行い、８ｂｉｔパラ
レルのデータ１０４および制御を受けた直列−並列変換
比に応じたクロック１１５を出力する。８ｂｉｔパラレ
ルのデータ１０４の内容は、直列−並列変換回路１０３
が１対８の直列−並列変換を行っている場合には８ｂｉ
ｔすべてがデータとなり、１対７．１対６の変換を行っ
ている場合には、先頭から７ｂｉｔもしくは６ｂｉｔに
データが入り、残りのビットにはデータは入らない。書
き込み側の制御信号発生回路１０５は、直列−並列変換
回路１０３からクロック１１５を受信し、直列−並列変
換を１対８から１対７もしくは１対６に切り替えるタイ
ミングパルス１０７を発生し、かつ、メモリ回路１１０
にデータ１０４を書き込むための書き込みパルス１０６
である１組のクロックとフレームパルスとを出力する。
また読み出し側の制御信号発生回路１１３は、クロック
１１４をもとに、メモリ回路１１０からデータ１２０を
読み出すための読み出しパルス１１１である１組のクロ
ックとフレームパルスを出力し、同時に副信号挿入回路
１１６に対して副信号を挿入するタイミングを制御する
制御パルス１１２を出力する。スタフ検出回路１０９は
、書き込みパルス１０６と読み出しパルス１１１とに含
まれる、それぞれのフレームパルスの位相差を検出する
。次にスタフ検出回路１０９は、検出した位相差に応じ
て直列−並列変換回路１０３に対し、書き込み側の制御
信号発生回路１０５からの制御パルス出力１０７のタイ
ミングで、変換比を１対８から切り替える場合、１対７
にするか１対６にするかを制御する制御パルス１０８を
出力する。メモリ回路１１０は、８ビツトパラレルのメ
モリ回路であり、書き込みパルス１０６のフレームパル
スで書き込み位置のリセットを行い、読み出しパルス１
１１のフレームパルスで読み出し位置のリセットを行う
、これらの書き込み、読み出しは非同期で動作する。副
信号挿入回路１１６は、読み出し側の制御信号発生回路
１１３の制御パルス出力１１２に従って、データ１２０
にフレームパターン、ポインタ、スタフコントロール等
の副信号を挿入したデータ１２１を作成する。並列−直
列変換回路１１７は、入力クロック１１８を８分周した
クロック１１４を出力するとともに、副信号挿入回路１
６より出力されたデータ１２１の並列−直列変換を行い
、入力したクロック１１８に同期した直列データ１１９
を出力する。
１１４をもとに、メモリ回路１１０からデータ１２０を
読み出すための読み出しパルス１１１である１組のクロ
ックとフレームパルスを出力し、同時に副信号挿入回路
１１６に対して副信号を挿入するタイミングを制御する
制御パルス１１２を出力する。スタフ検出回路１０９は
、書き込みパルス１０６と読み出しパルス１１１とに含
まれる、それぞれのフレームパルスの位相差を検出する
。次にスタフ検出回路１０９は、検出した位相差に応じ
て直列−並列変換回路１０３に対し、書き込み側の制御
信号発生回路１０５からの制御パルス出力１０７のタイ
ミングで、変換比を１対８から切り替える場合、１対７
にするか１対６にするかを制御する制御パルス１０８を
出力する。メモリ回路１１０は、８ビツトパラレルのメ
モリ回路であり、書き込みパルス１０６のフレームパル
スで書き込み位置のリセットを行い、読み出しパルス１
１１のフレームパルスで読み出し位置のリセットを行う
、これらの書き込み、読み出しは非同期で動作する。副
信号挿入回路１１６は、読み出し側の制御信号発生回路
１１３の制御パルス出力１１２に従って、データ１２０
にフレームパターン、ポインタ、スタフコントロール等
の副信号を挿入したデータ１２１を作成する。並列−直
列変換回路１１７は、入力クロック１１８を８分周した
クロック１１４を出力するとともに、副信号挿入回路１
６より出力されたデータ１２１の並列−直列変換を行い
、入力したクロック１１８に同期した直列データ１１９
を出力する。
以上説明したように本発明は、扱う信号の速度を約１／
８に落として速度変換を行うことにより従来ＥＣＬを使
用していた回路をＴＴＬやＣＭＯ９に置きかえることが
可能となるので、消費電流を大幅に減らすことができ、
装置の小型化が容易に行えるという効果がある。
８に落として速度変換を行うことにより従来ＥＣＬを使
用していた回路をＴＴＬやＣＭＯ９に置きかえることが
可能となるので、消費電流を大幅に減らすことができ、
装置の小型化が容易に行えるという効果がある。
第１図は本発明の一実施例のブロック図である。
１０１・・・入力データ、１０２・・・入力クロック、
１０３・・・直列−並列変換回路、１０４，１２０゜１
２１・・・データ、１０３，１１３・・・制御信号発生
回路、１０６・・・書き込みパルス、１０７，１０８゜
１１２・・・制御パルス、１０９・・・スタフ検出回路
、１１０・・・メモリ回路、１１１・・・読み出しパル
ス、１１４．１１５・・・クロック、１１６・・・副信
号挿入回路、１１７・・・並列−直列変換回路、１１８
・・・読み出しクロック、１１９・・・出力データ。
１０３・・・直列−並列変換回路、１０４，１２０゜１
２１・・・データ、１０３，１１３・・・制御信号発生
回路、１０６・・・書き込みパルス、１０７，１０８゜
１１２・・・制御パルス、１０９・・・スタフ検出回路
、１１０・・・メモリ回路、１１１・・・読み出しパル
ス、１１４．１１５・・・クロック、１１６・・・副信
号挿入回路、１１７・・・並列−直列変換回路、１１８
・・・読み出しクロック、１１９・・・出力データ。
Claims (1)
- 【特許請求の範囲】 １、第１の速度を持つディジタル信号を受信し第２の速
度を持つディジタル信号として出力するディジタル信号
の速度変換回路において、前記第１の速度を持つディジ
タル信号を受信し直列信号を予め定めたビット数の並列
信号に変換する直列−並列変換回路と、前記直列−並列
変換回路の出力を一時記憶するメモリ回路と、前記メモ
リ回路から前記一時記憶した記憶内容を前記第２の速度
を持つディジタル信号となるよう読み出し副信号を挿入
して出力する副信号挿入回路と、前記副信号挿入回路の
出力を受け並列信号を直列信号として出力する並列−直
列変換回路とを有することを特徴とするディジタル信号
の速度変換回路。 ２、前記直列−並列変換回路の変換する並列信号のビッ
ト数を可変とすることを特徴とする請求項１記載のディ
ジタル信号の速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164413A JPH0454044A (ja) | 1990-06-22 | 1990-06-22 | ディジタル信号の速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164413A JPH0454044A (ja) | 1990-06-22 | 1990-06-22 | ディジタル信号の速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454044A true JPH0454044A (ja) | 1992-02-21 |
Family
ID=15792673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164413A Pending JPH0454044A (ja) | 1990-06-22 | 1990-06-22 | ディジタル信号の速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476999B1 (en) | 1992-05-15 | 2002-11-05 | Hewlett-Packard Company | Autochanger for storing and transferring multiple media items, such as tape cartridges, relative to a read/write mechanism |
-
1990
- 1990-06-22 JP JP2164413A patent/JPH0454044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476999B1 (en) | 1992-05-15 | 2002-11-05 | Hewlett-Packard Company | Autochanger for storing and transferring multiple media items, such as tape cartridges, relative to a read/write mechanism |
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