JPH0650851B2 - フレームアライナー - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＣＭ伝送信号等基準クロック信号に同期し
たデジタル伝送信号の位相同期回路、特にフレームアラ
イナーに関する。

〔従来の技術〕

一般にこのようなデジタル伝送信号は一定の周期（例え
ば 125μＳ，８ｋＨｚ周期）毎の繰り返し信号で構成さ
れ、（この周期を以下フレームと呼ぶ）、このデジタル
伝送信号を受信し処理するにあたっては、処理装置自身
も自らのフレーム周期で動作しているので、まず受信信
号のフレームを処理装置の位置に合わせる必要がある。
このような機能を有する回路はフレームアライナーと呼
ばれている。

従来、このようなフレームアライナーは第３図のような
１フレーム表のエラスティックストア（ＥＳ）で構成さ
れている。エラスティックストアは入力フレーム位相，
出力フレーム位相，入力クロック，入力データ，出力ク
ロックを与えることにより、１フレーム以下の任意の位
相差のある入力信号の位相を出力フレームの位相に合わ
せることができるメモリである。

〔発明が解決しようとする課題〕

一般に入力フレームの出力フレームに対する位相は不確
定で、かつ、通信中に前後に若干遅延変動が起きる。こ
のため、たまたま入力フレームが出力フレームとほぼ一
致する所にあり、出力フレームの前後にわたって変動す
る場合、入力フレームが出力フレームより前にあるとき
と後にあるときで、入力から出力までの遅延時間が１フ
レーム分異なり、特に前述のように入力フレームに遅延
変動が生じる場合にはそのたびに、出力信号に１フレー
ム分のデータの脱落や、付加が起きてしまい不都合であ
る。

また、エラスティックストア素子自体も入力フレームと
出力フレームの位相差が非常に近いある範囲内では、回
路構成上の問題で入出力間に誤りなくデータの転送がで
きない。

このため従来からこれを回避する回路手段がいくつか提
供されているが、いずれも構成素子量，機能等の点で必
ずしも十分なものではなかった。

本発明の目的は、上述のような問題点を解決したフレー
ムアライナーを提供することにある。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。本実
施例によれば、従来のエラスティックストアによるフレ
ームアライナーに、もう１個のエラスティックストアを
直列に加え、簡単な制御回路を付加することにより、フ
レームスリップの生じないフレームアライナーを構成す
る。すなわち、読み・書きの位相が独立に可変でデータ
の書き込み・読み出し順序は順番である複数ビットのデ
ータを蓄積するエラスティックストアを２個直列に接続
する。この場合、エラスティックストア１の出力データ
端子ＤＯがエラスティックストア２の入力データ端子Ｄ
Ｉに接続され、エラスティックストア１の出力クロック
端子ＲＣがエラスティックストア２の入力クロック端子
ＷＣに接続され、エラスティックストア１の出力フレー
ム端子ＲＲはエラスティックストア２の入力フレーム端
子ＷＲに接続される。また、エラスティックストア２の
出力クロック端子ＲＣは、エラスティックストアの出力
クロック端子ＲＣおよびエラスティックストア２の入力
クロック端子ＷＣに接続されている。

制御回路９は、フリップフロップ３と、ＡＮＤゲート
４，５と、切替スイッチ６と、 1/4フレーム遅延回路７
と、 3/4フレーム遅延回路８とで構成されている。エラ
スティックストア１への入力フレーム端子ＷＲは、ＡＮ
Ｄゲート４，５のそれぞれ一方の入力に接続される。エ
ラスティックストア２の出力フレーム端子ＲＲは、 1/4
遅延回路７および 3/4遅延回路８に接続され、これら遅
延回路の出力はＡＮＤゲート４，５の他方の入力に接続
され、かつ、切替スイッチ６に接続されている。切替ス
イッチ６は、エラスティックストア１の出力フレーム端
子ＲＲとエラスティックストア２の入力フレーム端子Ｗ
Ｒとを接続するラインに接続されている。ＡＮＤゲート
４の出力はフリップフロップ３のＳ入力に接続され、Ａ
ＮＤゲート５の出力はフリップフロップ３のＲ入力に接
続され、フリップフロップ３のＱ出力は切替スイッチ６
の切替え制御端子に接続される。

次に、本実施例の動作を、第２図のタイミングチャート
をも参照しながら説明する。

エラスティックストア１に入力クロックで入力データを
書き込み、入力クロックでデータを読み出す。読み出さ
れたデータをエラスティックストア２に入力クロックで
書き込み、エラスティックストア２から出力クロックで
データを読み出す。

エラスティックストア１の書き込み位相を入力フレーム
に合わせ、エラスティックストア２の読み出し位相を出
力フレームに合わせる。エラスティックストア１の出力
位相とエラスティックストア２の入力位相を、制御回路
９からの制御フレームに合わせる。

制御フレームは、入力フレーム（第２図の入力フレーム
１）が出力フレームに対して−1/4フレーム〜＋3/4フレ
ームの位相のあるときは、０〜1/2フレームの間の特定
値ａであり、入力フレーム（第２図の入力フレーム２）
が出力フレームに対して−3/4フレーム〜＋1/4フレーム
の位相にあるときは、1/2〜１フレームの間の特定値ｂ
である。

このような制御フレームを発生する制御回路９は、次の
ように動作する。 1/4フレーム遅延回路７は出力フレー
ムを 1/4フレーム遅延し、０〜1/2フレームの間の特定
値９を出力する。 3/4フレーム遅延回路８は出力フレー
ムを 3/4フレーム遅延し、 1/2〜１フレームの間の特定
値ｂを出力する。

入力フレームが第２図に示す入力フレーム１である場
合、ＡＮＤゲート５の出力がフリップフロップ３をリセ
ットし、フリップフロップの出力が切替スイッチ６を特
定値ａ側に切り替える。一方、入力フレームが第２図に
示す入力フレーム２である場合、ＡＮＤゲート４の出力
フリップフロップ３をセットし、フリップフロップの出
力が切替スイッチ６を特定値ｂ側に切り替える。

以上のように本実施例によれば、読み・書きのデータの
順序は時間順序で行うが、その読み書きの時間位置・位
相がメモリ容量の範囲内で任意にできる同一のエラステ
ィックストアを２個直列に接続し、エラスティックスト
ア１に入力データを書き込み、エラスティックストア２
から出力データを読み出し、エラスティックストア１の
出力をエラスティックストア２に書き込む位相を、入力
フレームまたは出力フレームから一定の位置にある２種
類の制御フレーム信号のいずれかを使うことにより目的
を達成している。

以上の実施例では、読み・書きのデータの順序は時間順
序で行われその読み書きの時間位置・位相がメモリ容量
の範囲内で任意にできるメモリとして、エラスティック
ストアを用いたが、ファーストインファーストアウトメ
モリ（ＦＩＦＯ）等を用いることもできる。

〔発明の効果〕

本発明によれば、読み・書きの位相が独立に可変でデー
タの書き込み・読み出し順序は順番である複数ビットの
データを蓄積する、直列に接続された第１および第２の
メモリに、制御回路を付加するという簡単な構成によ
り、フレームスリップの生じないフレームアライナーを
得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のフレームアライナーを示す
図、 第２図は第１図のフレームアライナーの動作を説明する
ためのタイミングチャート、 第３図は従来のフレームアライナーを示す図である。 １，２……エラスティックストア ３……フリップフロップ ４，５……ＡＮＤゲート ６……切替スイッチ ７……1/4フレーム遅延回路 ８……3/4フレーム遅延回路 ９……制御回路

フロントページの続き (72)発明者 黒川 顕一 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 露木 典秀 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 杉元 敏朗 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】読み・書きの位相が独立に可変でデータの
   書き込み・読み出し順序は順番である複数ビットのデー
   タを蓄積する、直列に接続された第１および第２のメモ
   リと、 第１のメモリの入力フレームおよび第２のメモリの出力
   フレームを入力とし、入力フレームまたは出力フレーム
   から一定の位置にある２種類の制御フレーム信号を形成
   する制御回路とを備え、 第１のメモリに入力データを書き込み、第２のメモリか
   ら出力データを読み出し、第１のメモリの出力を第２の
   メモリに書き込む位相として、前記２種類の制御フレー
   ム信号のいずれかを使うことを特徴とするフレームアラ
   イナー。