JP2617575B2 - データ速度変換回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 高速ディジタル専用線等のデータ伝送分野における回
線終端装置に使用されるデータ速度変換回路に関し、 メモリへの高速データのクロックで動く高速側カウン
タの出力から高速側タイミング発生器で発生されたライ
ト・アドレスと、該メモリから出力される低速データと
同じ速度のクロックで動き該高速側カウンタと同一周期
の低速側カウンタの出力から低速側タイミング発生器で
発生されたリード・アドレスとを、該高速側タイミング
発生器によって制御される切替器で切り替えることによ
りデータの速度変換を行う回路において、不安定動作を
もたらしている外部からの初期リセットを不要にして安
定したライト／リード動作が行えるようにすることを目
的とし、 低速側タイミング発生器から発生される該カウンタ周
期の挟幅タイミング信号又はこの挟幅タイミング信号に
同期し且つパルス幅のより広い広幅タイミング信号を選
択すると共に初期状態では広幅タイミング信号を選択す
るセレクタと、該セレクタの出力と該高速側タイミング
発生器から発生される該カウンタ周期のライトタイミン
グ信号との同期を検出して該セレクタの出力を切り替え
る同期検出回路と、該同期検出回路の同期検出出力を遅
延させる遅延回路と、該遅延回路の出力によって該挟幅
タイミング信号をそのまま又は該広幅タイミング信号の
パレス幅より長い時間遅延させて該低速側カウンタをリ
セットする遅延制御回路とで構成された位相制御回路を
備えたもの。

〔産業上の利用分野〕

本発明は、データ速度変換回路に関し、特に高速ディ
ジタル専用線等のデータ伝送分野における回線終端装置
に使用されるデータ速度変換回路に関するものである。

近年、社会の高度情報化に伴い、高速ディジタル専用
線等のデータ伝送サービスの需要が増加している。

このような高速ディジタル専用線では、第６図に示す
ように、中継局内の例えば交換機で発生されたデータを
無線回線終端装置OCU−Ｒを介して送受信機TAから無線
回線によりユーザーとしての加入者側に送り、ここで、
送受信機TAを介して無線回線終端装置DSU−Ｒでデータ
を受信し各端末TE宛にデータを送る。

この場合、無線回線でのデータ速度は16.384Mb/sであ
り、無線回線終端装置DSU−Ｒから端末TEへのデータ速
度が6.312Mb/s又は1.544Mb/sと違っているために、無線
回線終端装置DSU−Ｒ内でデータ速度の変換が必要とな
っている。

〔従来の技術〕

第７図は斯かる従来のデーダ速度変換回路を示したも
ので、図中、１はメモリ（RAM）、２は切替器、３は高
速データのクロックで動作するカウンタ、４はこのカウ
ンタ３の出力からメモリ１のライト・アドレスを発生す
ると共にカウンタ周期のライトタイミングの挟幅パルス
と広幅パルスとを発生するタイミング発生器、５はメモ
リ１から出力される低速データの速度のクロックで動作
するカウンタ、６はこのカウンタ５の出力からメモリ１
のリード・アドレスを発生すると共にカウンタ周期のリ
ードタイミング信号を発生するタイミング発生器であ
り、メモリ１への高速データは高速側タイミング発生器
４で発生されたライト・アドレスと、低速側タイミング
発生器６で発生されたリード・アドレスとを、高速側タ
イミング発生器４によって制御される切替器２で切り替
えることによりデータの速度変換を行っている。

尚、高速側カウンタ３と低速側カウンタ５の関係は第
８図に示すように、同一カウンタ周期（例えば125μ
ｓ）を有し、この周期中において高速側は2048ビット
（16.384Mb/s）、低速側は193ビット（1.544Mb/s）の各
パルスが発生されることになる。

このようなデータ速度変換回路においては、ライト動
作とリード動作とが同期（一致）してしまい競合関係が
生ずるとメモリ１の正常なライト／リード動作が行えな
い。

そこで、第７図に示すように、セレクタ31と、ANDゲ
ート32と、遅延回路33と、モノマルチ34と、ORゲートと
が加えられて、メモリ１へのライト／リードタイミング
が重ならないようにしている。

即ち、電源をオンにした場合、又はフレーム同期回路
（図示せず）からのフレーム同期外れによるアラームが
発生してモノマルチ34が働き一定期間“H"レベルの出力
をORゲート35に与えた場合、この“H"レベルによりセレ
クタ31は高速側のタイミング発生器４から発生されるカ
ウンタ周期の挟幅パルスと広幅パルスの内、Ａ側の広幅
パルスを選択して出力する。

このとき、高速側のタイミング発生器４のタイミング
と低速側のタイミング発生器６のタイミングとが一致し
ている場合（第９図（ａ））には、ANDゲート32からの
出力は遅延回路33で一定時間遅延されてカウンタ５をリ
セット（初期リセット）することにより両パルスの重な
りは無くなる（同図（ｂ））。両タイミングが不一致の
ときはリセットは行わない。

このようにして広幅パレスを用いて広いウィンドウを
設定することによりライト／リードのタイミングの一致
を検出し易くして初期リセットするが、このまま（同図
（ｂ））では、いずれかのタイミングが僅かにずれただ
けでリセット動作を行ってしまい、このような動作を頻
繁に繰り返してしまう虞がある。

従って、この後は、モノマルチ34の出力が“L"レベル
に変わると、セレクタ31はＢ側の挟幅パルスを選択出力
するので、両パルス間のマージンが大きくなり（同図
（ｃ））、パルスが少々動いてもANDゲート32での一致
は生じず、カウンタ５への不必要なリセットを行われな
いこととなる。

〔発明が解決しようとする課題〕

このような従来回路においては、電源オンでモノマル
チ34の出力が“H"レベルのとき、周囲の温度や雑音等に
より、回路全体のクロックを作っているPLL回路（図示
せず）がロック状態に達するのに通常より時間がかかり
第10図（ａ）に示すようにパルスが流れると、ANDゲー
ト32は一致検出せず、従ってカウンタ５はリセットされ
ない。

そして、モノマルチ34が“L"レベルに変わってセレク
タ31が挟幅パルスを出力した状態（同図（ｂ））でPLL
回路がロックしたとすると（同図（ｃ））、低速側タイ
ミング発生器６のタイミングパルスがたまたまその挟幅
パルスの挟いウィンドウのエッジで止まってしたときに
はマージンが小さくなり、パルスが僅かに動いただけで
直ぐにANDゲート32が一致検出してしまいリセットがか
かり易くなる。このリセット時においてはメモリ１から
の読出データは欠落してしまう。

これ以降は、電源をオフにするか同期外れが起きない
限りは、ORゲート35を介してセレクタ31は広幅パルスを
選択しないので、データの欠落を伴う不安定な状態が続
くという問題点があった。

従って、本発明は、メモリへの高速データのクロック
で動く高速側カウンタの出力から高速側タイミング発生
器で発生されたライト・アドレスと、該メモリから出力
される低速データと同じ速度のクロックで動き該高速側
カウンタと同一周期の低速側カウンタの出力から低速側
タイミング発生器で発生されたリード・アドレスとを、
該高速側タイミング発生器によって制御される切替器で
切り替えることによりデータの速度変換を行う回路にお
いて、不安定動作をもたらしている外部からの初期リセ
ットを不要にして安定したライト／リード動作が行える
ようにすることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明に係るデータ速度
変換回路は、第１図に原理的に示すように、外部からの
初期リセット信号を必要としない位相制御部７を用いて
高速側タイミング発生器４のライト・タイミングと低速
側タイミング発生器６のリード・タイミングとが一致し
ないようにしたものである。

即ち、この位相制御部７は第２図に更に原理的に示す
ように、低速側タイミング発生器５から発生される該カ
ウンタ周期の挟幅タイミング信号又はこの挟幅タイミン
グ信号に同期し且つパルス幅のより広い広幅タイミング
信号を選択すると共に初期状態では広幅タイミング信号
を選択するセレクタ８と、該セレクタ８の出力と該高速
側タイミング発生器４から発生される該カウンタ周期の
ライトタイミング信号との同期を検出して該セレクタ８
の出力を切り替える同期検出回路９と、該同期検出回路
９の同期検出出力を遅延させる遅延回路10と、該遅延回
路10の出力によって該挟幅タイミング信号をそのまま又
は該広幅タイミング信号のパルス幅より長い時間遅延さ
せて該低速側カウンタ５をリセットする遅延制御回路11
とで構成されている。

〔作用〕

第１図及び第２図に示した位相制御部７の動作を第３
図のタイムチャートで説明する。

セレクタ８には、カウンタ３、５のカウンタ周期と同
一のリード・タイミングを示す挟幅タイミング信号と、
この挟幅タイミング信号に同期し且つパルス幅の広い広
幅タイミング信号とが入力されており、初期状態では広
幅タイミング信号が選択出力されるように設定されてい
る。

そして、この広幅タイミング信号と高速側のライト・
タイミング信号とが同期して一致した場合、同期検出回
路９が同期検出出力を発生すると共にセレクタ８を切り
替えて挟幅タイミング信号を出力させるようにする。

同期検出回路９からの同期検出出力は遅延回路10で一
定の期間遅延された後、遅延切替回路11に与えられるこ
とにより、通常は挟幅タイミング信号を素通りさせてい
る遅延切替回路11はその挟幅タイミング信号を広幅タイ
ミング信号のパルス幅より長い時間遅延させて出力し、
リセットパルスとして低速側カウンタ５に送られてカウ
ンタ５をリセットする。

これにより、第３図に示す如く、ライト・タイミング
信号とセレクタ８の出力とは一致していないので、同期
検出回路９からは同期検出出力は発生されず、従ってセ
レクタ８な再度広幅タイミング信号を出力するように切
り替えられる。

このようにして、初期リセット信号を用いずにライト
・タイミングとリード・タイミングが一致しないように
するためのマージンを大きくとることができる。

〔実 施 例〕

第４図は、本発明に係るデータ速度変換回路に用いる
位相制御部７の一実施例を示したもので、この実施例に
おいては、同期検出回路９としてフリップフロップ（以
下、FFと略す）を用い、そのＱ出力を保護段回路40を介
してセレクタ８の制御端子Ｓに入力している。この保護
段回路40は挟幅／広幅タイミング信号、の切替を安
全に行うためのもので、同期検出出力を入力信号と
し、高速側のタイミング発生器４からのライト・タイミ
ング信号をクロックとする３段のFF15〜17と、これら
FFの各Ｑ出力、、のNANDゲート18と、これらの出
力、、を反転した出力のNANDゲート19と、NANDゲ
ート18、19の出力、のラッチ回路を構成するNANDゲ
ート20、21とで構成されており、NANDゲート21の出力
がセレクタ８の制御端子Ｓに与えられている。また、遅
延回路10はFF9の同期検出出力と、低速側タイミング
発生器６で発生されるカウンタ周期の数倍の周期のパル
スとを入力するANDゲートで構成されており、その遅
延出力は遅延切替回路11に入力されている。この遅延
切替回路11はカウンタ５のリップルキャリィ（RC）出力
を入力とするシフトレジスタ12と、出力とシフトレ
ジスタ12の出力とを選択するセレクタ13と、遅延出力
をクロックとし反転出力を入力として出力をセレクタ
13の制御端子Ｓに与えるFF14とで構成されている。

尚、挟幅タイミング信号はタイミング信号と同じ
１パルス分のパルス幅でも良いが同期を検出するために
より好ましいものとして、この実施例では数パルス分の
パルス幅を有するものとし、従って、広幅タイミング信
号は更に信号の数倍のパルス幅を有するものとす
る。このため、カウンタ５のリセットには挟幅タイミン
グ信号を使わずにカウンタ５のRC出力を用いてい
る。

次にこの実施例の動作を第５図のタイムチャートによ
り説明する。

まず、セレクタ８の出力は最初は広幅タイミング信
号が選択されているが、タイミングの一致を除去した
定常状態では第５図に示すように挟幅タイミング信号
が選択された形になっている。

このような状態で温度変動等の何らかの理由によりパ
ルスととが競合した場合、FF9の出力が立ち上が
り、これを受けて保護段回路40では第５図に示す出力
〜により出力が立ち下がる。この保護段を経る間は
出力には変化は無くセレクタ８の切替制御は行われな
い。この保護段は、図示のようにパルスととの競合
がこの例では４回連続したことを確認するためである。

従って、出力の立ち下がりによりセレクタ８は切り
替わり、図示のように広幅タイミング信号が選択出力
される。

一方、パルス〜の数倍の周期を有するパルスが
図示のようにタイミング発生器６から発生されると、AN
Dゲート10はこのパルスを出力として通過させ、FF1
4のクロックとして供給する。

FF14では、この出力を受ける毎にその出力Ｑは前の
状態を反転してセレクタ13の制御端子Ｓに与えるので、
最初はRC出力をそのまま通過させていたセレクタ13は
シフトレジスタ12の出力、即ち出力をシフトレジスタ
12での遅延時間分だけ遅延させたパルスを選択出力しリ
セットパルスとしてカウンタ５に与える。

これにより、カウンタ５はリセットされるので、各パ
ルス〜は図示のようにシフトレジスタ12での遅延時
間分だけシフトされたパルスとなる。尚、このシフトル
ジスタの遅延時間は、同期検出回路９におけるパルス
ととの同期検出が生じないようにするため、広幅パル
スのパルス幅より長いことが必要である。

この後は、同期検出回路９での同期検出出力が発生
しないようにするためのマージンを大きくとるため、セ
レクタ８を切り替えて挟幅タイミング信号を出力させ
る必要があるので、同期検出出力が“L"レベルとなっ
た後は保護段回路40を経ることにより出力が“H"レベ
ルとなってセレクタ８を切替えて挟幅タイミング信号
を選択出力し、第５図の最初に示すような各出力パルス
の状態となる。

尚、上記の実施例では遅延切替回路11の入力としてRC
出力を用いたが、挟幅パルスがパルスと同じパル
ス幅であれば、挟幅パルス自体を用いても良い。ま
た、保護段回路40は第２図に示すように特に設けなくて
も本発明の位相制御は行うことができる。更に、遅延回
路10は出力を遅延させてセレクタ13の切替制御に用い
ても同様な動作が得られる。

〔発明の効果〕

このように、本発明に係るデータ速度変換回路によれ
ば、高速側タイミング発生器から発生されるライト・タ
イミング信号と、低速側タイミング発生器から発生され
るリード・タイミング信号とが一致したとき、リード・
タイミング信号の内の広幅タイミング信号のパルス幅よ
り長い時間分だけずらして低速側のカウンタを自動的に
リセットする位相制御部を設けたので、タイミング信号
の競合状態が発生すれば自動的にカウンタをリセットす
ることできる共に従来のように外部からの初期リセット
動作を行っても競合が起こり得るような原因不明の不安
定な誤動作状態を放置することが無くなる。従って、不
必要なリセット動作によるデータの欠落を少なくするこ
とができる。

【図面の簡単な説明】

第１図は本発明に係るデータ速度変換回路の全体的な概
念構成を示すブロック図、 第２図は本発明に係るデータ速度変換回路における位相
制御部を原理的に示したブロック図、 第３図は本発明の動作タイムチャート図、 第４図は本発明に係るデータ速度変換回路における位相
制御部の一実施例を示した回路図、 第５図は本発明の実施例のタイムチャート図、 第６図はデータ速度変換回路が用いられる高速ディジタ
ル専用線のシステム構成図、 第７図は従来のデータ速度変換回路を示すブロック図、 第８図は高速側カウンタと低速側カウンタの周期を示し
た図、 第９図及び第10図は従来例の動作を説明するための波形
図、である。 第１図及び第２図において、 １……メモリ、 ２……切替器、 ３……高速側カウンタ、 ４……高速側タイミング発生器、 ５……低速側カウンタ、 ６……低速側タイミング発生器、 ７……位相制御部、 ８……セレクタ、 ９……同期検出回路、 10……遅延回路、 11……遅延切替回路11。 図中、同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリ（１）への高速データのクロックで
   動く高速側カウンタ（３）の出力から高速側タイミング
   発生器（４）で発生されたライト・アドレスと、該メモ
   リ（１）から出力される低速データと同じ速度のクロッ
   クで動き該高速側カウンタ（３）と同一同期の低速側カ
   ウンタ（５）の出力から低速側タイミング発生器（６）
   で発生されたリード・アドレスとを、該高速側タイミン
   グ発生器（４）によって制御される切替器（２）で切り
   替えることによりデータの速度変換を行う回路におい
   て、 低速側タイミング発生器（５）から発生される該カウン
   タ周期の挟幅タイミング信号又はこの挟幅タイミング信
   号に同期し且つパレス幅のより広い広幅タイミング信号
   を選択すると共に初期状態では広幅タイミング信号を選
   択するセレクタ（８）と、 該セレクタ（８）の出力と該高速側タイミング発生器
   （４）から発生される該カウンタ周期のライトタイミン
   グ信号との同期を検出して該セレクタ（８）の出力を切
   り替える同期検出回路（９）と、 該同期検出回路（９）の同期検出出力を遅延させる遅延
   回路（10）と、 該遅延回路（10）の出力によって該挟幅タイミング信号
   をそのまま又は広幅タイミング信号のパルス幅より長い
   時間遅延させて該低速側カウンタ（５）をリセットする
   遅延制御回路（11）と、 で構成された位相制御回路（７）を備えたことを特徴と
   するデータ速度変換回路。