JPH0438026A - 受信データ同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路に関し、 同一の送信元から、異なるパス（伝送路）を経由して伝
送された複数のチャネルのデータの間の位相差を除去し
、一部のチャネルがデータ伝送途中で中断されたり、新
たにチャネルが追加されたときにも遅延を最小にし、デ
ータの消失が起こらないようにすることを目的とし、 同一の伝送速度で同一のマルチフレーム構成のデータを
複数のチャネルから受信して、互いの同期をとる受信デ
ータ同期回路において、前記複数のチャネルからのデー
タのうち、最も遅延しているチャネルの各マルチフレー
ムの受信のタイミングを第１のタイミングとして検出し
、第１のタイミング信号を出力する最遅延タイミング検
出手段と、前記第１のタイミング信号を所定の回数受信
することにより、自らの内部で、該受信した第１のタイ
ミング信号に同期する第２のタイミング信号を周期的に
発生し、以後、前記第１のタイミングの出力に無関係に
該第２のタイミング信号の発生を継続する同期保護手段
と、前記第１のタイミング信号および第２のタイミング
信号の一方を選択して出力する切り換え手段と、マルチ
フレームの位相が、前記同期保護手段から出力される第
２のタイミング信号のタイミングより遅れたデータを受
信するチャネルが新たに追加されたことを検出する最遅
延チャネル追加検出手段とを有してなり、前記同期保護
手段は、前記第２のタイミング信号の発生の継続が確立
するタイミングで前記切り換え手段を制御して、該切り
換え手段が該第２のタイミング信号を出力するようにし
、前記最遅延チャネル追加検出手段は、前記、より遅れ
たデータを受信するチャネルが新たに追加されたことを
検出したときに、前記同期保護手段を制御して、一旦、
前記切り換え手段が該第２のタイミング信号を出力する
ようにし、さらに、該追加に対応して発生される第１の
タイミング信号に同期させて前記第２のタイミング信号
を新たに発生させるように構成する。

〔産業上の利用分野〕

本発明は、同一の伝送速度で同一のマルチフレーム構成
のデータを複数のチャネルから受信して、互いの同期を
とる受信データ同期回路に関する。

ｌ５ＤＮ１４の普及等により、あるデータ伝送のために
複数のチャふルを使用することが行われている。これら
の複数のチャネルは、同一の送信端末と受信端末との間
においても、−１１Ｇにそれぞれ、異なるパス（伝送路
）を経由して設定されており、異なる伝送遅延時間を有
している。したがって、複数のチャネルのデータは、互
いに位相差を有しており、これらの位相差を除去する必
要がある。

〔従来の技術および発明が解決しようとする課題］従来
、複数のチャネルのデータを受信する受信装置において
、同一の送信元から、異なるパス（伝送路）を経由して
伝送された複数のチャネルのデータの間の位相差を除去
する技術は提案されていない。

さらに、同一の送信元から同一の受信先に複数のチャネ
ルによりデータを伝送する際、該複数のチャネルのうち
、１つまたは幾つかのチャネルがデータ伝送の途中で切
断されることもあり、逆に、データ伝送の途中で、新た
にチャネルが追加されること、もあり得る。このような
場合にも、遅延を最小にし、チャネル追加時にもデータ
の消失が起こらないようにすることが要求される。

本発明は、上記の課題を解決するために、なされたもの
で、同一の送信元から、異なるパス（伝送路）を経由し
て伝送された複数のチャネルのデータの間の位相差を除
去し、一部のチャネルがデータ伝送途中で中断されたり
、新たにチャネルが追加されたときにも遅延を最小にし
、データの消失が起こらないようにする受信データ同期
回路を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の受信データ同期回路の基本構成図であ
る。第１図において、１は最遅延タイミング検出手段、
２は切り換え手段、３は同期保護手段、そして、４は最
遅延チャネル追加検出手段である。

最遅延タイミング検出手段１は、前記複数のチャネルか
らのデータのうち、最も遅延しているチャネルの各マル
チフレームの受信のタイミングを第１のタイミングとし
て検出し、第１のタイミング信号を出力する。

同期保護手段３は、前記第１のタイミング信号を所定の
回数受信することにより、自らの内部で、該受信した第
１のタイミング信号に同期する第２のタイミング信号を
周期的に発生し、以後、前記第１のタイミングの出力に
無関係に該第２のタイミング信号の発生を継続する。

切り換え手段２は、前記第１のタイミング信号および第
２のタイミング信号の一方を選択して出力する。

最遅延チャネル追加検出手段４は、マルチフレームの位
相が、前記同期保護手段３から出力される第２のタイミ
ング信号のタイミングより遅れたデータを受信するチャ
ネルが新たに追加されたことを検出する。

さらに、前記同期保護手段３は、前記第２のタイミング
信号の発生の継続が確立するタイミングで前記切り換え
手段２を制御して、該切り換え手段２が該第２のタイミ
ング信号を出力するようにし、 さらに、前記最遅延チャネル追加検出手段４は、前記、
より遅れたデータを受信するチャネルが新たに追加され
たことを検出したときに、前記同期保護手段３を制御し
て、一旦、前記切り換え手段２が該第２のタイミング信
号を出力するようにし、さらに、該追加に対応して発生
される第１のタイミング信号に同期させて前記第２のタ
イミング信号を新たに発生させることを特徴とする受信
データ同期回路。

［作用］ チャネルの切断や追加がないときは、第１のタイミング
信号により、最もマルチフレームの位相の遅れたチャネ
ルに同期させることにより、全てのチャネルのデータを
読み飛ばすことがない。

しかしながら、最もマルチフレームの位相の遅れたチャ
ネルが途中で切断してしまったときには、第１のタイミ
ング信号の位相が、次にマルチフレームの位相が遅れて
いるチャネルのマルチフレームの位相に同期するように
変化するので、バッファメモリに一時格納したデータを
読み出すタイミングが途中で早くなることになって不都
合が生ずるので、同期保護手段３によって、最初の所定
の回数の第１のタイミング信号に同期するように第２の
タイミング信号を発生し、以後、前記第１のタイミング
の出力に無関係に該第２のタイミング信号の発生を継続
することにより、上記のように第１のタイミング信号の
位相が早い方向に進んでも、バッファメモリに一時格納
したデータを読み出すタイミングがこれに無関係に第２
のタイミング信号に同期するようにしている。

途中で新たなチャネルが追加され、該チャネルのマルチ
フレームの位相が、それまでの第２のタイミング信号の
位相より遅れているときは、バッファメモリに一時格納
したデータを読み出すタイミングも、該新たなチャネル
のマルチフレームの位相に対応して遅らせないと、デー
タが消失してしまう恐れがある。第１のタイミング信号
は、この新たなチャネルのマルチフレームの位相が最遅
延タイミング検出手段１において検出されることにより
、該新たなチャネルの位相に対応してシフトするので、
上記のチャネル追加を最遅延チャネル追加検出手段４に
よって検出して、上記の同期保護手段３を再度起動させ
ることにより、第２のタイミング信号を、上記のシフト
した第１のタイミング信号に同期させる。こうして、同
期保護がかけられた第２のタイミング信号も、上記のチ
ャネル追加に対応づけられ、これにより、バッファメモ
リに一時格納したデータを読み出すタイミングが、新た
なチャネルのマルチフレームの位相に対応して遅らせら
れるので、データが消失してしまう恐れはなくなる。

（実施例〕 第２図は、本発明の実施例としての受信データ同期回路
の全体構成を示すものである。第２図において、１１は
マルチフレーム位相検出回路、１２はバッファ（ＦＩＦ
Ｏ）メモリ、１３はマルチフレーム位相検出回路、１４
は同期保護回路、１５はチャネル管理回路、そして、１
６はデータデマルチプレクサである。

ＣＨＩ〜ＣＨ６の６つのチャネルからのデータは、それ
ぞれ、マルチフレーム検出回路に入力されて、それぞれ
のマルチフレームの先頭の位相が検出される（例えば、
ＣＣＩＴＴ勧告Ｈ２２１に準拠して）。これらのデータ
は、それぞれ、受信されたタイミングに応じて、それぞ
れに対応して設けられたバッファメモリ１２（ＦＩＦＯ
）に書き込まれる。これらのバッファメモリ１２（ＦＩ
ＦＯ）に書き込まれたデータを同時に並行して読み出す
ことにより、複数のチャネルからのデータの間の位相差
を無くすることができる。

上記の読み出しのタイミングは、前述の第１図の構成に
対応する、マルチフレーム位相検出回路１３、同期保護
回路１４、および、チャネル同期回路１５からなる構成
によって生成される。

第３図は、前述の第１図の最遅延タイミング検出手段１
に対応する、第２図のマルチフレーム位相検出回路１３
の構成を示すものである。第３図において、２１はフレ
ームカウンタ、２３は比較回路、２４．〜２４イはフリ
ップフロップ回路、２５はＡＮＤ回路、そして、２６お
よび２７は遅延回路である。

この実施例においては、チャネル１がマスクチャネルと
して指定されており、その他のチャネルのマルチフレー
ムの先頭の位相は、チャネル１のマルチフレームの先頭
の位相を基準として検出される。カウンタ２１において
は、チャネル１のマルチフレームの先頭のタイミングか
ら受信したフレーム数を計数し、比較回路２３の一方の
人力に印加する。該比較回路２３の他方の入力には、１
マルチフレーム中のフレーム数の半数に対応する値が設
定されており、該比較回路２３は、上記の２つの入力が
一致したときにのみ「０」、その他のときは「ｌ」を出
力する。該比較回路２３の出力は、各クリップフロップ
回路２４□〜２４．１にデータ信号として印加される。

各フリ１．ブフロツプ回路２４□〜２４イは、チャネル
２〜６に対応して、それぞれ、設けられたものであって
、対応するチャネルが使用中か否かを示すピッ）　（Ｃ
ＰＵからの）をそれぞれのセット端子Ｓに印加し、後述
する遅延回路２７からのリセット信号をそれぞれのリセ
ット端子Ｒに印加し、前記第２図のマルチフレーム検出
回路１１からの、それぞれのチャネルのマルチフレーム
の先頭の検出信号を、それぞれのエツジトリガ入力端子
に印加している。そして、各フリップフロップ回路２４
２〜２４イの出力は、全てＡＮＤ回路２５に入力されて
いる。ＡＮＤ回路２５の出力は、前記遅延回路２７に供
給されると共に、遅延回路２６を介して、第２図の同期
保護回路１４に供給される。

上記の構成によれば、マスクチャネル１のマルチフレー
ムの先頭と先頭の中央の位相から１マルチフレームの間
に、チャネル２〜ｎのマルチフレームの先頭が全て検出
された時点、すなわち、チャネル２〜ｎのうち、マルチ
フレームの先頭の位相が最も遅れたものの該先頭が検出
された時点で、ＡＮＤ回路２５の全ての入力が「１」と
なって、その出力「１」は、遅延回路２６を介してＦＩ
ＦＯＲＲ３Ｔ信号として出力される。なお、上記のデー
タ信号が「０」である間のエツジトリガ入力は無視され
る。遅延回路２６の遅延時間は、バッファ（ＦＩＦＯ）
メモリ１２における書き込みと読み出しの間に保証すべ
き時間（ＦＩＦＯメモリの仕様により決まる時間）であ
る。上記のＡＮＤ回路２５の出力は、遅延回路２７にて
１クロツタ分遅延された後、フリップフロップ回路２４
ｔ〜２４．にリセット信号として印加される。こうして
、上記のＡＮＤ回路２５の出力、したがって、遅延回路
２６および２７の出力は、１クロツタの後「０」に戻る
。

第４図は、前述の第１図の同期保護手段１に対応する、
第２回の同期保護１４の構成を示すものである。第４図
において、３１および３９はセレクタ、３２はフレーム
カウンタ、３３および４０はＯＲ回路、３４および３５
はマルチフレームカウンタ、３６は比較回路、３７はシ
フトレジスタ、そして、３８はＡＮＤ回路である。

初期状態においては、前記第３図のマルチフレーム位相
検出回路１３から供給されるＦＩＦＯＲＲ３Ｔ信号は、
セレクタ３９を介して、前記第２図のバッファメモリ１
２にそれぞれ読み出しタイミング信号として供給される
と共に、セレクタ３１を介してフレーム３２にも供給さ
れる。

フレームカウンタ３２は、上記のＦＩＦＯＲＲ３Ｔ信号
を受信したタイミングから、図示しない受信クロックを
カウンタすることにより、１マルチフレ一ム分のフレー
ムの数をカウントすると、そのリップルキャリ出力ＲＣ
を有効として、ＯＲ回路３３の一方の入力に印加する。

該リップルキャリ出力は、また、セレクタ３１の他方の
入力、およびセレクタ３９の他方の入力にも印加されて
いる。通常、ＦＩＦＯＲＲ３Ｔ信号の位相に変化がない
限り、セレクタ３１の再入力は同一である。ＯＲ回路３
３の他方の入力にもまた上記のＦＩＦＯＲＲ３Ｔ信号が
印加される。ＯＲ回路３３の出力はマルチフレームカウ
ンタ３４に印加される。

マルチフレームカウンタ３４は、上記のＯＲ回路３３の
有効な出力の数を計数して、その計数出力を比較回路３
６の一方の入力として印加する。

他方で、マルチフレームカウンタ３５はＦＩＦＯＲＲ３
Ｔ信号の有効な出力の数をカウントし、その計数出力は
比較回路３６の他方の入力に印加される。比較回路３６
は、自らの再入力が等しいとき、その出力を「１」とし
、自らの再入力が異なるとき、その出力を「０」とする
。比較回路３６の出力はシフトレジスタ３７のシリアル
入力として印加される。シフトレジスタ３７は３ビツト
からなり、その３ビツトの出力をＡＮＤ回路３８の３つ
の入力端子に接続している。また、シフトレジスタ３７
のエツジトリガ入力端子には、ＯＲ回路４０の出力が印
加されており、さらに、そのリセット入力端子には、第
２図のチャネル管理回路１５からのリセット信号Ｒ３Ｔ
が印加されている。

ＯＲ回路４０には、上記のＡＮＤ回路３８の出力、およ
び、前記ＦＩＦＯＲＲ３Ｔ信号が印加されている。さら
に、上記のＡＮＤ回路３８の出力は、セレクタ３９の制
御入力として印加されている。

上記の構成により、通常、ＰＩＦＯＲＲ３Ｔ信号の位相
に変化がないかぎり、すなわち、ＰＩＦＯＲＲ３Ｔ信号
がマルチフレームの１周期のタイミングで周期的に有効
となる限り、マルチフレームカウンタ３４の出力とマル
チフレームカウンタ３５の出力とは同一である。したが
って、比較回路３６の出力は「１」であって、この出力
は、ＦＩＦＯＲＲ３Ｔ信号の立ち上がりのタイミング毎
にシフトレジスタ３７に１ビツトの「１」として入力さ
れる。なぜならば、シフトレジスタ３７の各ビットの初
期値は「０」であり、したがって、ＯＲ回路４０の一方
の入力ともなるＡＮＤ回路３８の出力は、初期状態で「
０」であるからである。

有効なＦＩＦＯＲＲ５Ｔ信号が３回人力されるとシフト
レジスタ３７の３ビツトが全て「１」となり、ＡＮＤ回
路３８の出力は「１」となって、この出力は、セレクタ
３９がフレームカウンタ３２の出力を選択するように制
御すると共に、ＯＲ回路４０の出力を常時「１」として
シフトレジスタ３７の入力および出力、したがって、Ａ
ＮＤ回路３日の入力および出力を固定してしまう。こう
して、最初の３周期のＰＩＦＯＲＲ３Ｔ信号を入力する
ことにより、第４図の同期保護回路は、自らの回路で発
生するＦＩＦＯＲＲ３Ｔ’信号を前記ＦＩＦＯメモリ１
２の読み出しタイミング信号として出力する。そして、
この出力は、第３図のマルチフレーム位相検出回路から
供給されるＦＩＦＯＲＲ３Ｔ信号には以後、無関係とな
る。

すなわち、同期保護が確立された。なお、このとき、セ
レクタ３１もフレームカウンタ３２のリツプルキャリ出
力を選択するように切り換えられる。

第５図は、前述の第２図のチャネル管理回路１５の構成
を示すものである。第５図において、４１はＤ型フリッ
プフロップ回路、４２は微分回路、４３はＲＳタイプフ
リップフロップ回路、４４はインバータ、そして、４５
はＡＮＤ回路である。

第５図のＤ型フリップフロップ回路４１のデータ人力と
しては、前記マルチフレーム位相検出回路１３からのＦ
ＩＦＯＲＲ３Ｔ信号が印加され、エツジトリガ入力端子
には、前記同期保護回路１４のフレームカウンタ３２の
リップルキャリ出力ＲＣが印加される。該り型フリップ
フロップ回路４１のＱ出力は微分回路４２にて微分され
、該微分回路４２の出力はＲＳタイプフリップフロップ
回路４３のセット端子Ｓに印加される。他方で上記の前
記マルチフレーム位相検出回路１３からのＦＩＦＯＲＲ
３Ｔ信号はまた、インバータ４４を介してＲＳタイプフ
リップフロップ回路４３のリセット端子Ｒに印加される
。該ＲＳタイプフリップフロップ回路４３のＱ出力は、
ＣＰＵからの保護信号と共にＡＮＤ回路４５に印加され
る。ＡＮＤ回路４５はＦＩＦＯメモリ１２に対する負論
理の見出しイネーブル信号＊ＲＥを出力する。

第５図の構成において、新たにチャネルの追加があった
ときに、もし、新たに追加されたチャネルのデータの位
相が、より遅れていたときには、前記マルチフレーム位
相検出回路１３からのＦＩＦＯＲＲ３，Ｔ信号の位相が
上記の新たに追加されたチャネルのデータの位相に等し
くなり、同期保護回路１４の出力ＲＣと異なる位相とな
る。したがって、フリップフロップ回路４１のＱ出力は
同期保護回路１４の出力ＲＣの立ち上がりで「０」とな
り、フリップフロップ回路４１のＱ出力の立ち下がりは
微分回路４２にて検出され、フリップフロップ回路４３
をセットする。したがって、この間、ＣＰＵからの保護
信号が掛からない限り、ＡＮＤ回路４５は「１」の＊Ｒ
Ｅ信号を有効にする。有効なＩＲＥ信号は、ＦＩＦＯメ
モリ１２側に供給されて、この間、ＦＩＦＯメモリ１２
からのデータの読み出しは禁止される。したがって、も
し、新たに追加されたチャネルのデータの位相が、より
遅れていたときには、第４図のシフトレジスタ３７に対
して前記リセット信号Ｒ３Ｔを印加する。これにより、
シフトレジスタ３７の出力は、「０」となってセレクタ
３９は、マルチフレーム位相検出回路１３からのＦＩＦ
ＯＲＲ３Ｔ信号を選択して、前記ＦＩＦＯメモリ１２の
読み出しタイミング信号ＦＩＦＯＲＲ３Ｔ’信号として
供給する。

ここで、マルチフレーム位相検出回路１３からのＦＩＦ
ＯＲＲ３Ｔ信号の位相は、上記の、より位相の遅れたチ
ャネルのデータのマルチフレームの先頭の位相にシフト
している。したがって、マルチフレーム位相検出回路１
３からのＦＩＦＯＲＲ３Ｔ信号の位相は、フレームカウ
ンタ３２のリップルキャリ出力の位相とことなることに
より、これらはＯＲ回路３３から別々の有効なパルスと
して出力され、マルチフレームカウンタ３４にて、それ
ぞれカウントされるので、マルチフレームカウンタ３４
の出力とマルチフレームカウンタ３５の出力とは異なる
ようになり、したがって、比較回路３６の出力もｒ□、
となる。ＡＮＤ回路３８の出力が「０」となったことに
より、ＦＩＦＯＲＲ３Ｔ信号の立ち上がりのタイミング
で比較回路３６の「０」出力がシフトレジスタ３７に入
力されてシフトレジスタ３７がクリアされる。ここで、
例えば、ＣＰＵ１＃Ｊ？ｉｌによりマルチフレーム３４
および３５をリセットし、セレクタ３１をマルチフレー
ム位相検出回路１３からのＦＩＦＯＲＲ５Ｔ信号を選択
するように切り換えると、前述の初期状態におけると同
様に、再び、フレーム３２の出力ＦＩＦＯＲＲＳＴ’信
号がマルチフレーム位相検出回路１３からのＦＩＦＯＲ
ＲＳＴ信号に同期するようになり、さらに、３マルチフ
レームサイクル後、シフトレジスタ３７が前述の同期保
護状態となって、再び、セレクタ３９は、フレームカウ
ンタ３２からのＦＩＦＯＲＲＳＴ’信号を選択して、Ｆ
ＩＦＯメモリ１２の読み出しタイミング信号として出力
する。

（発明の効果〕 本発明によれば、同一の送信元から、異なるバス（伝送
路）を経由して伝送された複数のチャネルのデータの間
の位相差を除去し、一部のチャネルがデータ伝送途中で
中断されたり、新たにチャネルが追加されたときにも遅
延を最小にし、データの消失が起こらないようにするこ
とができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例の全体構成図、第３図は、第２
図のマルチフレーム位相検出回路の構成図、そして、 第４図は、第２図の同期保護回路の構成図、そして、 第５図は、第２図のチャネル管理回路の構成図である。 検出手段、１１′・・マルチフレーム位相検出回路、１
２・・−バッファ（Ｆ　Ｉ　ＦＯ）メモリ、１３−マル
チフレーム位相検出回路、１４−同期保護回路、１５−
チャネル管理回路、１６−ジ−タデマルチプレクサ、２
１・−フレームカウンタ、２３・−比較回路、２４□〜
２４．−フリップフロップ回路、２５−ＡＮＤ回路、２
６．２７−・遅延回路、３１．３９・−セレクタ、３２
−フレームカウンタ、３３．４０−ＯＲ回路、３４．３
５−マルチフレームカウンタ、３６−比較回路、３７−
　シフトレジスタ、３８−Ａ　Ｎ　Ｄ回路。 〔符号の説明〕

Claims (1)

1. 【特許請求の範囲】 　同一の伝送速度で同一のマルチフレーム構成のデータ
   を複数のチャネルから受信して、互いの同期をとる受信
   データ同期回路において、 前記複数のチャネルからのデータのうち、最も遅延して
   いるチャネルの各マルチフレームの受信のタイミングを
   第１のタイミングとして検出し、第１のタイミング信号
   を出力する最遅延タイミング検出手段（１）と、 前記第１のタイミング信号を所定の回数受信することに
   より、自らの内部で、該受信した第１のタイミング信号
   に同期する第２のタイミング信号を周期的に発生し、以
   後、前記第１のタイミングの出力に無関係に該第２のタ
   イミング信号の発生を継続する同期保護手段（３）と、 前記第１のタイミング信号および第２のタイミング信号
   の一方を選択して出力する切り換え手段（２）と、 マルチフレームの位相が、前記同期保護手段（３）から
   出力される第２のタイミング信号のタイミングより遅れ
   たデータを受信するチャネルが新たに追加されたことを
   検出する最遅延チャネル追加検出手段（４）とを有して
   なり、 前記同期保護手段（３）は、前記第２のタイミング信号
   の発生の継続が確立するタイミングで前記切り換え手段
   （２）を制御して、該切り換え手段（２）が該第２のタ
   イミング信号を出力するようにし、 前記最遅延チャネル追加検出手段（４）は、前記、より
   遅れたデータを受信するチャネルが新たに追加されたこ
   とを検出したときに、前記同期保護手段（３）を制御し
   て、一旦、前記切り換え手段（２）が該第２のタイミン
   グ信号を出力するようにし、さらに、該追加に対応して
   発生される第１のタイミング信号に同期させて前記第２
   のタイミング信号を新たに発生させることを特徴とする
   受信データ同期回路。