JPS62137930A

JPS62137930A - フレ−ムカウンタ

Info

Publication number: JPS62137930A
Application number: JP27871185A
Authority: JP
Inventors: Masazumi Minaki; 三奈木　正純
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-12-11
Filing date: 1985-12-11
Publication date: 1987-06-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばディジクル通信の分野において用い
られる複数のフレームカウンタの同期に関するものであ
る。

〔従来の技術〕

ディジタル通信の分野では、多チャンネルの符号群を時
分割多重化することによって、シリアルデータストリー
ムを生成し、単一の通イ１路を経由して、これら多チャ
ンネルの符号群のデータを授受することが行われている
。時分割多重化するに当たっては、各符号群を所定の時
間位置に配置することが必要になり、このための走査に
用いられる基本タイミングは、フレームカウンタと招ば
れる回路によって得られている。即ち、送信側では送信
用フレームカウンタによって与えられるタイミングに従
って、多チャンネルの符号群のデータを順次配列し、単
一の通信路を介してこれを受信側に送り、受信側ではこ
れを受信用フレームカウンタで規定されるタイミングに
従って、シリアルデータストリームから多チャンネルの
符号群を１チヤンネルずつ分離することによって、デー
タを再生ずることが行われている。

上記の用途に用いられる７レームカウンクのブロック結
線図を第３図に示す。第３図において、（１）は発振器
、（２）は発振器（１）から出力されるクロック信号、
（３）はクロックイス号（２）によって動作するカウン
タ、（４）はカウンタ（３）のカウント出力、（５）は
カウンタ（３）の桁上げ信号である。

第４図は第３図の７レームカウノタの動作を説明するた
めのタイミング図であって、図中の記号は第３図の記号
に対応している。

第３図及び第４図において、カウンタ（３）は発振器（
１）からのクロック信号（２）によって０から順次カラ
＞　＋−Ｌ、カウント出力（４）を発生ずる。ここで、
簡単のためカウンタ（３）を４ビットの２進カウンタと
ずれば、カランＩ・出力（４）は、０から１５までカラ
ンＩ・シ、カウンタ（３）の同期式リセット入力端子に
接続された桁上げ出力（５）の作用によって再び０に戻
り、この動作を繰返すことによって、規則的なカウント
出力（４）を発生している。

ここで第３図のフレームカウンタが２系統ある場合、従
来は第５図の構成てこれら２系統のフＬ・−ムカウンク
の同期がとられていｔ：。

第５図において、（１）〜（５）及び（６）〜００）は
それぞれ第３図の（１）〜（５）に対応しており、又（
１１）及び（１３）は桁上げ出力（５）及び叫の論理和
出力を生成するＯＲ回路、（１２）はＯＲ回路（１１）
のＯＲ出力で、カウンタ（３）の同期式リセット入力端
子に接続されており、（１４）はＯＲ回路（１３）のＯ
Ｒ出力で、カウンタ（８）の同期式リセッＩ・入力端子
に接続さ第１ている。

第６図は第５図の動作を説明するためのタイミング図で
あり、図中の記号は第５図の記号に対応している。

第５図及び第６図において、発振器（１）のクロック信
号（２）の位相が、発振器（６）のクロック信号（７）
の位相より進んでいるものとすれば、これに対応してカ
ウンタ（３）及びカウンタ（８）の桁上げ出力（５）及
びα０）もタイミングのずれを生じ、その結果桁上げ出
力（５）及びα０）を論理和することによって得られる
ＯＲ出力（１２）及び（１４）により、カウンタ（３）
及び（８）は本来のカラン）・値より早くリセッＩ・さ
れることになる。

〔発明が解決しようとする問題点〕

上記のような従来の２系統のフレームカウンタては、２
系統のクロック位相差に起因するリセット信号の相違ず
れを考慮せず、そのまま論理和をとることによってリセ
ットを行うため、いずれか一方のフレームカウンタのリ
セット時刻が正規の位置より早まり、正しいフレームカ
ラン１〜出力が規定のタイミングで得られないどう問題
点があった。

この発明は、かかる問題点を解決するためになされたも
ので、２系統のフレームカウンタの同期を保持しながら
、個々のフレームカウンタのカウント出力が頻繁にタイ
ミングずれを起こすことを防止することを目的とするも
のである。

〔問題点を解決するための手段〕

この発明に係る２系統のフレームカウンタは、各フレー
ムカウンタを独立に動作させ、両者のずれが規定値から
外れた場合のみ、同期をとるようになしたものである。

〔作　用〕

この発明においては、２系統のフレームカウンタの桁上
げ出力を常時監視し、桁上げ出力のタイミングがずれた
時にのみ、他方のフレームカウンタの桁上げ出力をカウ
ンタのリセット信号として用い、通常は自己の桁上げ出
力のみをリセット（＝号として用いるようになっている
から、従来のように毎フレーム、カウント出力が不連続
になることなく、正しいカウント出力を得ることが可能
となる。

〔実施例〕

第１図は、この発明の一実施例を示すブロック結線図で
あ’）　、（１１〜α０）は第５図の従来装置と全く同
一のものである。（１５）はカウンタ（３）の桁上げ出
力（５）とカウンタ（８）の桁上げ出力００）の論理積
をとるためのＡＮＤ回路、（１６）はＡ　Ｎ　Ｄ　＠ｆ
！ｉ’ｉ　（１５）により生成されるＡＮＤ出力、（１
７）はカウンタ（８）の桁上げ出力００）を発振器（５
）のクロック信号（７）を用いて遅延させる遅延回路、
（１ｇ）ｆよ遅延回路（１７）から出力される遅延桁上
げ出力、（１９）はＡＮＤ出力（１６）及び遅延桁上げ
出力（１８）を入力されて選択信号を生成する選択回路
、（２０）は選択回路により生成される爪択信号、（２
１）は桁上げ出力（５）及び００）のいずれか一方を選
択信号（２０）により選択して出力するセレクタ、（２
２）はセし・フタ（２１）から出力されるリセット信号
で、カウンタ（８）の同期式リセッｊ・入力端子に接続
されている。

第２図は、第１図の動作を説明するためのタイミング図
であり、図中の記号は第１図と同様である。

以下第１図及び第２図の動作を説明する。

第１図において（１）〜（５）及び（６）〜α０）の動
作は従来回路の動作と同様であり、従って桁上げ出力（
５）及び００）はクロック信号（２）及び（７）の位相
差に相当する位相差を有している。ＡＮＤ回路（１５）
は桁上げ出力（５）及び（１０）の論理積をとるため、
第２図に示す通り桁上げ出力（５）及びα０）のタイミ
ングが一致した期間だけ、ＡＮＤ出力（１６）として正
パルスを発生する。一方、カウンタ（８）の桁上げ出力
（１０）　ｔ；を遅延回路（１７）によってクロック信
号（７）の２クロック分の遅延を受け、遅延桁上げ出力
（１８）が生成される。即ち、選択回路（１９・）の入
力としては、カウンタ（３）及び（８）が同期しており
、桁上げ出力（５）及び００）のタイミングの差が、ク
ロック信号（２）及び（７）の相逼差に基づく誤差のみ
であれば、ＡＮＤ出力（１６）の正パノしスに続いて、
遅延桁上げ出力（１８）が外人られろことになる。選択
回１１ｆｉ（１９１１よ上記のようにＡＮＤ出力（１６
）に引続いて遅延桁上げ出力（１８）が入力された場合
、選択４３号（２０）を低論理レベ）Ｌに保よう構成さ
れており、セレクタ（２１）は選択信号（２０）が低論
理レベルの時、桁上げ出力（１０）を選択してカウンタ
（８）へ同期式リセット信号として供給する、。

本発明のフレームカウンタは以上のようになっているか
ら、カウンタ（３）及び（８）が同期している時は、そ
れぞれのカウンタは独立して動作し、カラン）・出力（
４）及び（９）は正しいカラン１−動作を繰返して行う
ことが可能となる。

第２図において、カウンタ（３）及び（８）の同期が外
れた場合の動作を次に説明する。カウンタ（３）及び（
８）の同期外れはＡＮＤ＠路（１５）によって検出する
ことができろ。即ち、カウンタ（３）及び（８）の桁上
げ出力（５）及びαＯ）がタイミングずれを起こした場
合、ＡＮＤ回路の出力として得られるＡＮＤ出力（］６
）には正パルスは発生しない。一方、桁上げ出力ＱＯＩ
及びこれを遅延回路（１７）によって遅延して得られる
遅延桁上げ出力（１８）は、ＡＮＤ出力（１６）の如何
にかかわらず規定のタイミングで選択回路（１９）に与
えられる。同期外れの場合は上記のように、選択回路（
１９）の入力としてＡＮＤ出力（１６）に正パルスは得
られず、遅延桁上げ信号（１８）のみに正パルスが与え
られろことになる。

選択回路（１９）は上記のように、遅延桁上げ信号（Ｉ
８）ノ正パルスに先立ってＡＮＤ出力（１６）に正パル
スが存しない時、選択信号（２０）の論理レベルを高レ
ベルに反転し、その結果セレクタ（２１）はカウンタ（
８）の桁上げ信号ＱＯＩのかわりに、カウンタ（３）の
桁上げ信号（５）を選択して、リセット信号（２２）と
してカウンタ（８）へ供給することが可能となる。上記
のようにして、カウンタ（８）はカウンタ（３）と同期
し、一旦同期がとれればＡ　Ｎ　Ｄ出力（１５）に；ま
正パルスが得られるため、カウンタ（３）及び（８）は
再び同期外れを起こすまで、独立してカウント動作を繰
返す。

〔発明の効果〕

この発明は以上説明した通り、２系統のカウンタを通常
は独立して動作させ、同期外れを検出した時のみ、一時
的に２系統のカウンタの同期をとるようにしたことによ
り、常時２系統のカウンタを相互に同期させて動作させ
ることにより発生するカランＩ・出力の乱れがなく、安
定した動作を可能とするものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック結線図、ｆ
５２図はこの発明の一実施例の動作を説明するためのタ
イミング図、第３図は従来の装置を説明するためのブロ
ック結線図、第４図は第３図の動作を説明するためのタ
イミング図、第５図は従来の装置のブロック結線図、第
６図は従来の装置の動作を説明するためのタイミング図
である。図において、（１１（６１は発振器、＋３）　＋８）は
カウレタ、（１５）はＡＮＤ装置、（１７）は遅延回路
、（１９）ｔ、ｉ″選択回路、（２］）はセレクタであ
る。なお、各図中同一符号は同一また（よ相当部分を示す。　　　　　　　代理人　大　岩　増　雄第　１　図４二ワウニド出力　　　＋　　　　　　１　２ａ７：９
：ｆｆつ斗出６　　　　１’　　　　　　１　　２■：
「Ｘコ［Ｘカフ；り（３）　、ｆｆ　６’　ＣＦ）δ入
゛口期してし１５場Ａ計２Ｃｉ！Ｊ・ｆかウシ９（り不び０）っ闇＃１がグー、れた３名４ト〜　　　　　　　　　　　　　　　　　　　寸ん　；　
あ　ダ　ｇ　菖　６

Claims

【特許請求の範囲】

第１の発振器と、第１の発振器のクロック信号により動
作し、桁上げ出力をリセット入力端子に接続された第１
のカウンタと、第２の発振器と、第２の発振器のクロッ
ク信号により動作する第２のカウンタと、上記第１のカ
ウンタ及び第２のカウンタの桁上げ出力の論理和を生成
するＡＮＤ回路と、上記第２のカウンタの桁上げ出力を
遅延させる遅延回路と、上記ＡＮＤ回路の論理和出力の
有無を上記遅延回路の遅延桁上げ出力を用いて検出する
選択回路と、上記選択回路がＡＮＤ出力を検出時は第２
のカウンタの桁上げ出力を選択し、ＡＮＤ出力を不検出
時は第１のカウンタの桁上げ出力を選択して第２のカウ
ンタのリセット入力端子に供給するセレクタを備えたこ
とを特徴とするフレームカウンタ。