JPH04167638A - ２系統ディジタル信号同期化回路 - Google Patents
２系統ディジタル信号同期化回路Info
- Publication number
- JPH04167638A JPH04167638A JP2289478A JP28947890A JPH04167638A JP H04167638 A JPH04167638 A JP H04167638A JP 2289478 A JP2289478 A JP 2289478A JP 28947890 A JP28947890 A JP 28947890A JP H04167638 A JPH04167638 A JP H04167638A
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- JP
- Japan
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- circuit
- reference clock
- frame pulses
- synchronized
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- Prior art date
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- Pending
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相の異なる２系統のディジタル信号の位相
を一致させるためのディジタル信号同期化回路に関する
ものである。
を一致させるためのディジタル信号同期化回路に関する
ものである。
（従来の技術〕
第３図に従来の２系統ディジタル信号同期化回路の一例
を示す。この回路は、所定の基準クロックに位相同期し
、同一のビットレートおよびフレームフォーマットの第
１と第２の系統のフレームパルスをそれぞれ端子３１．
３２より受は取って２分周するフレームパルス分周回路
３６と、端子３３に入力された基準クロックを反転する
反転回路３１２と、分周回路３６の２つの出力のエクス
クル−シブ・ノアをとるエクスクル−シブ・ノア（ＥＸ
−ＮＯＲ）回路３７と、この回路の出力と反転回路３１
２の出力とのノアをとるノア（ＮＯＲ）回路３８と、こ
の回路が出力するパルスの数を計数するパルス計数回路
３９と、端子３１．３２にそれぞれ入力された第１と第
２の系統のフレームパルスのうち、いずれが先行してい
るかを判定する先入パルス判定回路３１０と、この回路
の判定結果とパルス計数回路３９の計数結果とにもとづ
いて第１と第２の系統のフレームパルスの位相差を補正
し、それぞれ端子３４．３５に出力するシフトレジスタ
回路３１１ とにより構成されている。
を示す。この回路は、所定の基準クロックに位相同期し
、同一のビットレートおよびフレームフォーマットの第
１と第２の系統のフレームパルスをそれぞれ端子３１．
３２より受は取って２分周するフレームパルス分周回路
３６と、端子３３に入力された基準クロックを反転する
反転回路３１２と、分周回路３６の２つの出力のエクス
クル−シブ・ノアをとるエクスクル−シブ・ノア（ＥＸ
−ＮＯＲ）回路３７と、この回路の出力と反転回路３１
２の出力とのノアをとるノア（ＮＯＲ）回路３８と、こ
の回路が出力するパルスの数を計数するパルス計数回路
３９と、端子３１．３２にそれぞれ入力された第１と第
２の系統のフレームパルスのうち、いずれが先行してい
るかを判定する先入パルス判定回路３１０と、この回路
の判定結果とパルス計数回路３９の計数結果とにもとづ
いて第１と第２の系統のフレームパルスの位相差を補正
し、それぞれ端子３４．３５に出力するシフトレジスタ
回路３１１ とにより構成されている。
そして、エクスクル−シブ・ノア回路３７、反転回路３
１２、ノア回路３８ならびにパルス計数回路３９は位相
差検出回路３１３を構成しており、この回路は分周回路
３６により２分周された２系統のフレームパルスと、端
子３３からの基準クロックとにもとづいて、２系統のフ
レームパルスの位相差が基準クロックの何りロック分で
あるかを検出する。−方、判定回路３１０は、２系統の
フレームパルスのうち、いずれが先行しているかを判定
する。そしてシフトレジスタ回路３１１ は、上記位相
差検出回路の検出結果と、判定回路３１０の判定結果に
もとづいて２系統のフレームパルスの位相差を補正し、
それぞれ端子３４．３５に出力する。
１２、ノア回路３８ならびにパルス計数回路３９は位相
差検出回路３１３を構成しており、この回路は分周回路
３６により２分周された２系統のフレームパルスと、端
子３３からの基準クロックとにもとづいて、２系統のフ
レームパルスの位相差が基準クロックの何りロック分で
あるかを検出する。−方、判定回路３１０は、２系統の
フレームパルスのうち、いずれが先行しているかを判定
する。そしてシフトレジスタ回路３１１ は、上記位相
差検出回路の検出結果と、判定回路３１０の判定結果に
もとづいて２系統のフレームパルスの位相差を補正し、
それぞれ端子３４．３５に出力する。
〔発明が解決しようとする課題］
しかしこのような従来の同期化回路では、２系統のフレ
ームパルスがいずれも一つの基準クロックに位相同期し
ている必要があり、それぞれ位相の異なる任意の基準ク
ロックに位相同期した２系統のフレームパルスを同期化
することはできなかった。
ームパルスがいずれも一つの基準クロックに位相同期し
ている必要があり、それぞれ位相の異なる任意の基準ク
ロックに位相同期した２系統のフレームパルスを同期化
することはできなかった。
本発明の目的は、このような欠点を除去し、それぞれ位
相の異なる任意の基準クロックに位相同期した２系統の
フレームパルスを同期化することが可能な２系統ディジ
タル信号同期化回路を提供することにある。
相の異なる任意の基準クロックに位相同期した２系統の
フレームパルスを同期化することが可能な２系統ディジ
タル信号同期化回路を提供することにある。
第１の発明は、所定の基準クロックに位相同期した２系
統のフレームパルスを入力とし、前記基準クロックを用
いてこれら２つのフレームパルスを同期化する同期化回
路を備えた２系統ディジタル信号同期化回路において、 第１と第２の基準クロックにそれぞれ位相同期した第１
と第２のフレームパルスを所定の同期系基準クロックに
同期させるクロック乗せ替え回路を備え、 このクロック乗せ替え回路が出力する２つのフレームパ
ルスを前記２系統のフレームパルスとして、そして前記
同期系基準クロックを前記基準クロックとして前記同期
化回路に入力することを特徴とする。
統のフレームパルスを入力とし、前記基準クロックを用
いてこれら２つのフレームパルスを同期化する同期化回
路を備えた２系統ディジタル信号同期化回路において、 第１と第２の基準クロックにそれぞれ位相同期した第１
と第２のフレームパルスを所定の同期系基準クロックに
同期させるクロック乗せ替え回路を備え、 このクロック乗せ替え回路が出力する２つのフレームパ
ルスを前記２系統のフレームパルスとして、そして前記
同期系基準クロックを前記基準クロックとして前記同期
化回路に入力することを特徴とする。
第２の発明は、所定の基準クロックに位相同期した２系
統のフレームパルスを、前記基準クロックを用いて同期
化する同期化ステップを含む２系統ディジタル信号同期
化方法において、第１と第２の基準クロックにそれぞれ
位相同期した第１と第２のフレームパルスを所定の同期
系基準クロックに同期させ、 前記同期系基準クロックに同期した前記第１と第２のフ
レームパルスを、前記同期系基準クロックを前記基準ク
ロックとして、前記同期化ステップで同期化することを
特徴とする。
統のフレームパルスを、前記基準クロックを用いて同期
化する同期化ステップを含む２系統ディジタル信号同期
化方法において、第１と第２の基準クロックにそれぞれ
位相同期した第１と第２のフレームパルスを所定の同期
系基準クロックに同期させ、 前記同期系基準クロックに同期した前記第１と第２のフ
レームパルスを、前記同期系基準クロックを前記基準ク
ロックとして、前記同期化ステップで同期化することを
特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図の回路は第１の発明による２系統ディジタル信号
同期化回路の一実施例であり、かつ第２の発明の２系統
ディジタル信号同期化方法を実施する回路である。この
回路は、端子１２に入力される基準クロック２２に位相
同期し、端子１１に入力される１系フレームパルス２１
と、端子１４に入力される基準クロック２４に位相同期
し、端子１３に入力される２系フレームパルス２３とを
端子１５に入力される同期系基準クロック２５に同期さ
せるクロック乗せ替え回路１９と、この回路が出力する
１系および２系フレームパルス２６．２７をそれぞれ２
分周する分周回路１１０と、基準クロック２５および分
周回路１１０の２つの出力を人力として１系および２系
フレームパルスの位相差が基準クロック２５の何りロン
ク分であるかを検出する位相差検出回路１１７と、分周
回路１１０の２つの出力２８．２９のうち、いずれが先
行しているかを判定する先入パルス判定回路１１４と、
この回路の判定結果と位相差検出回路１１７の検出結果
とにもとづいて１系および２系フレームパルス２６．２
７の位相差を補正し、それぞれ１系および２系出力フレ
ームパルス２１２．２１３として端子１６．１７に出力
するシフトレジスタ回路１１５とを備えている。そして
位相差検出回路１１７は、基準クロック２５を反転する
反転回路１１６と、分周回路１１０の２つの出力２８．
２９のエクスクル−シブ・ノアをとるエクスクル−シブ
・ノア回路１１１ と、この回路の出力２１０と反転回
路１１６の出力とのノアをとるノア回路２１１ と、こ
の回路が出力するパルスの数を計数するパルス計数回路
１１３とにより構成されている。
同期化回路の一実施例であり、かつ第２の発明の２系統
ディジタル信号同期化方法を実施する回路である。この
回路は、端子１２に入力される基準クロック２２に位相
同期し、端子１１に入力される１系フレームパルス２１
と、端子１４に入力される基準クロック２４に位相同期
し、端子１３に入力される２系フレームパルス２３とを
端子１５に入力される同期系基準クロック２５に同期さ
せるクロック乗せ替え回路１９と、この回路が出力する
１系および２系フレームパルス２６．２７をそれぞれ２
分周する分周回路１１０と、基準クロック２５および分
周回路１１０の２つの出力を人力として１系および２系
フレームパルスの位相差が基準クロック２５の何りロン
ク分であるかを検出する位相差検出回路１１７と、分周
回路１１０の２つの出力２８．２９のうち、いずれが先
行しているかを判定する先入パルス判定回路１１４と、
この回路の判定結果と位相差検出回路１１７の検出結果
とにもとづいて１系および２系フレームパルス２６．２
７の位相差を補正し、それぞれ１系および２系出力フレ
ームパルス２１２．２１３として端子１６．１７に出力
するシフトレジスタ回路１１５とを備えている。そして
位相差検出回路１１７は、基準クロック２５を反転する
反転回路１１６と、分周回路１１０の２つの出力２８．
２９のエクスクル−シブ・ノアをとるエクスクル−シブ
・ノア回路１１１ と、この回路の出力２１０と反転回
路１１６の出力とのノアをとるノア回路２１１ と、こ
の回路が出力するパルスの数を計数するパルス計数回路
１１３とにより構成されている。
次に、第２図に示すタイミングチャートを用いて動作を
説明する。端子１１には端子１２に入力される基準クロ
ック２２に位相同期した１系フレームパルス２１が入力
され、端子１３には端子１４に入力される基準クロック
２４に位相同期した２系フレームパルス２３が入力され
る。これら２つのフレームパルス数は数クロック分位相
がずれており、しかも基準クロック２２．２４も位相が
ずれている。クロック乗せ替え回路１９はこのようなフ
レームパルス２１゜２２とクロック２４．２５を受は取
り、各フレームパルスを基準クロック２５に位相同期さ
せ、１系および２系フレームパルス２６．２７として出
力する。分周回路１１０はこれら２つのフレームパルス
をそれぞれ２分周し、出力パルス２８．２９ （デユー
ティは５０％）を出力する。
説明する。端子１１には端子１２に入力される基準クロ
ック２２に位相同期した１系フレームパルス２１が入力
され、端子１３には端子１４に入力される基準クロック
２４に位相同期した２系フレームパルス２３が入力され
る。これら２つのフレームパルス数は数クロック分位相
がずれており、しかも基準クロック２２．２４も位相が
ずれている。クロック乗せ替え回路１９はこのようなフ
レームパルス２１゜２２とクロック２４．２５を受は取
り、各フレームパルスを基準クロック２５に位相同期さ
せ、１系および２系フレームパルス２６．２７として出
力する。分周回路１１０はこれら２つのフレームパルス
をそれぞれ２分周し、出力パルス２８．２９ （デユー
ティは５０％）を出力する。
位相差検出回路１１７では、エクスクル−シブ・ノア１
１１が分周回路１１０の２つの出力パルスを受は取り、
それらのエクスクル−シブ・ノアをとり、出力パルス２
１０を出力する。一方、反転回路１１６は基準クロック
２５を反転させて出力し、ノア回路１１２はこの基準ク
ロック２５の反転出力と、エクスクル−シブ・ノア１１
１の出力パルス２１０とのノアをとる。そして計数回路
１１３は、ノア回路１１２の出力パルス２１１を計数し
、１系および２系フレームパルス２６．２７の位相差が
基準クロック２５の何りロック分であるかを表す計数結
果（第２図の場合には２）をシフトレジスタ回路１１５
に出力する。
１１が分周回路１１０の２つの出力パルスを受は取り、
それらのエクスクル−シブ・ノアをとり、出力パルス２
１０を出力する。一方、反転回路１１６は基準クロック
２５を反転させて出力し、ノア回路１１２はこの基準ク
ロック２５の反転出力と、エクスクル−シブ・ノア１１
１の出力パルス２１０とのノアをとる。そして計数回路
１１３は、ノア回路１１２の出力パルス２１１を計数し
、１系および２系フレームパルス２６．２７の位相差が
基準クロック２５の何りロック分であるかを表す計数結
果（第２図の場合には２）をシフトレジスタ回路１１５
に出力する。
また、先入パルス判定回路１１４は分周回路１１０の出
力パルス２８．２９のうち、いずれが先行しているかを
判定し、結果（第２図の場合には出力パルス２８が先行
）をシフトレジスタ回路１１５に出力する。
力パルス２８．２９のうち、いずれが先行しているかを
判定し、結果（第２図の場合には出力パルス２８が先行
）をシフトレジスタ回路１１５に出力する。
そしてシフトレジスタ回路１１５は、計数回路１１３か
らの計数結果と、判定回路１１４からの判定結果にもと
づいて、１系および２系フレームパルス２６．２７の位
相差を補正しく第２図の場合には、１系フレームパルス
２６を２クロック分遅らせる）、位相の一致した１系お
よび２系出力フレームパルス２１２．２１３として端子
１６．１７に出力する。なお、シフトレジスタ回路１１
５はまた、基準クロック２５を端子１８に出力する。
らの計数結果と、判定回路１１４からの判定結果にもと
づいて、１系および２系フレームパルス２６．２７の位
相差を補正しく第２図の場合には、１系フレームパルス
２６を２クロック分遅らせる）、位相の一致した１系お
よび２系出力フレームパルス２１２．２１３として端子
１６．１７に出力する。なお、シフトレジスタ回路１１
５はまた、基準クロック２５を端子１８に出力する。
〔発明の効果］
以上説明したように第１の発明は、第１と第２の系統の
フレームパルスを所定の同期系基準クロックに同期させ
るクロック乗せ替え回路を備え、このクロック乗せ替え
回路が出力する２つのフレームパルスを、従来の２系統
ディジタル信号同期化回路で同期化する構成となってい
る。
フレームパルスを所定の同期系基準クロックに同期させ
るクロック乗せ替え回路を備え、このクロック乗せ替え
回路が出力する２つのフレームパルスを、従来の２系統
ディジタル信号同期化回路で同期化する構成となってい
る。
また第２の発明では、第１の第２の系統のフレームパル
スを所定の同期系基準クロックに同期させ、その後、従
来の２系統ディジタル信号同期化方法で同期化する。
スを所定の同期系基準クロックに同期させ、その後、従
来の２系統ディジタル信号同期化方法で同期化する。
したがって本発明によって、それぞれ位相の異なる任意
の基準クロックに位相同期した２系統のフレームパルス
を同期化することが可能となる。
の基準クロックに位相同期した２系統のフレームパルス
を同期化することが可能となる。
第１図は本発明による２系統ディジタル信号同期化回路
の一実施例を示すブロック図、第２図は第１図の２系統
ディジタル信号同期化回路の動作を示すタイミングチャ
ート、第３図は従来の２系統ディジタル信号同期化回路
の一例を示すブロック図である。 １９・・・・・クロック乗せ替え回路 １１０ ・・・・フレームパルス分周回路１１４
・・・・先入パルス判定回路１１５ ・・・・シフト
レジスタ回路１１７ ・・・・位相差検出回路 代理人 弁理士 岩 佐 義 幸 第１図 第３図
の一実施例を示すブロック図、第２図は第１図の２系統
ディジタル信号同期化回路の動作を示すタイミングチャ
ート、第３図は従来の２系統ディジタル信号同期化回路
の一例を示すブロック図である。 １９・・・・・クロック乗せ替え回路 １１０ ・・・・フレームパルス分周回路１１４
・・・・先入パルス判定回路１１５ ・・・・シフト
レジスタ回路１１７ ・・・・位相差検出回路 代理人 弁理士 岩 佐 義 幸 第１図 第３図
Claims (2)
- （１）所定の基準クロックに位相同期した２系統のフレ
ームパルスを入力とし、前記基準クロックを用いてこれ
ら２つのフレームパルスを同期化する同期化回路を備え
た２系統ディジタル信号同期化回路において、 第１と第２の基準クロックにそれぞれ位相同期した第１
と第２のフレームパルスを所定の同期系基準クロックに
同期させるクロック乗せ替え回路を備え、 このクロック乗せ替え回路が出力する２つのフレームパ
ルスを前記２系統のフレームパルスとして、そして前記
同期系基準クロックを前記基準クロックとして前記同期
化回路に入力することを特徴とする２系統ディジタル信
号同期化回路。 - （２）所定の基準クロックに位相同期した２系統のフレ
ームパルスを、前記基準クロックを用いて同期化する同
期化ステップを含む２系統ディジタル信号同期化方法に
おいて、 第１と第２の基準クロックにそれぞれ位相同期した第１
と第２のフレームパルスを所定の同期系基準クロックに
同期させ、 前記同期系基準クロックに同期した前記第１と第２のフ
レームパルスを、前記同期系基準クロックを前記基準ク
ロックとして、前記同期化ステップで同期化することを
特徴とする２系統ディジタル信号同期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289478A JPH04167638A (ja) | 1990-10-26 | 1990-10-26 | ２系統ディジタル信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289478A JPH04167638A (ja) | 1990-10-26 | 1990-10-26 | ２系統ディジタル信号同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167638A true JPH04167638A (ja) | 1992-06-15 |
Family
ID=17743797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289478A Pending JPH04167638A (ja) | 1990-10-26 | 1990-10-26 | ２系統ディジタル信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167638A (ja) |
-
1990
- 1990-10-26 JP JP2289478A patent/JPH04167638A/ja active Pending
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