JPS5853219A - 周期修正回路 - Google Patents
周期修正回路Info
- Publication number
- JPS5853219A JPS5853219A JP56152675A JP15267581A JPS5853219A JP S5853219 A JPS5853219 A JP S5853219A JP 56152675 A JP56152675 A JP 56152675A JP 15267581 A JP15267581 A JP 15267581A JP S5853219 A JPS5853219 A JP S5853219A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- period
- multiplexer
- output
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は非同期伝送路に用いられるパルス幅整形器で生
ずる周期ずれを修正する周期修正回路に関する。
ずる周期ずれを修正する周期修正回路に関する。
パルス信号の長距離伝送においては、従来から非同期シ
リアル伝送方式が用いられているが、伝送される信号は
伝送路中において損失・波形歪等金受ける。そのため、
伝送路長に制限を与える。
リアル伝送方式が用いられているが、伝送される信号は
伝送路中において損失・波形歪等金受ける。そのため、
伝送路長に制限を与える。
この制限を解除すべく、上記伝送路においても。
パルス幅整形器を設けて所要の伝送路を確保している。
整形器を用いた伝送系が第1図に示されており、装置(
1)から送信されたパルス列信号(第2図参照)は伝送
路(2)を経て整形器(3)に到達する際信号が第3図
の(3−1)に示すようになったとしても、整形器(3
)で第3図の(3−2)に示すような信号とされて整形
器(3)から構成される装置(4)へ送出されるのが理
想的である。
1)から送信されたパルス列信号(第2図参照)は伝送
路(2)を経て整形器(3)に到達する際信号が第3図
の(3−1)に示すようになったとしても、整形器(3
)で第3図の(3−2)に示すような信号とされて整形
器(3)から構成される装置(4)へ送出されるのが理
想的である。
ところが、装置(1)のクロック(第4図の(4−1)
)が整形器(3)のクロック(第4図の(4−311
より速い場合には、装置(1)から送出された信号が第
4図の(4−5)に示す如き理想的な信号とはならず。
)が整形器(3)のクロック(第4図の(4−311
より速い場合には、装置(1)から送出された信号が第
4図の(4−5)に示す如き理想的な信号とはならず。
第4図の(4−4)に示す如き信号となる。即ち。
第4図に示す如き波形関係にあるとき、整形器(3)か
ら出力される信号の中に、理想的にはTであるべき周期
の信号がクロック間の速度差により。
ら出力される信号の中に、理想的にはTであるべき周期
の信号がクロック間の速度差により。
(T−1)の周期の信号となって出力されてしまい、信
号の伝送−ヒ極めて好ましくないことになる。
号の伝送−ヒ極めて好ましくないことになる。
本発明は上述したような従来パルス幅整形器の有する欠
点を除去すべく創案されたもので、その目的は信号に遅
延を与えつ\周期ずれの発生に応答して適宜の遅延出力
を選択し、その選択時に生ずる不所望の信号を除去して
選択した遅延出力を送出させるようになし、以って周期
ずれ全除去しうる周期修正回路を提供することにある。
点を除去すべく創案されたもので、その目的は信号に遅
延を与えつ\周期ずれの発生に応答して適宜の遅延出力
を選択し、その選択時に生ずる不所望の信号を除去して
選択した遅延出力を送出させるようになし、以って周期
ずれ全除去しうる周期修正回路を提供することにある。
以下、添付図面を参照しながら1本発明の一実施例を説
明する。
明する。
第5図は本発明の周期修正回路00)を示す。αBは送
信装置のクロック速度と発振周波数精度内において異な
るクロック速度でパルス幅整形するパルス幅整形器(図
示せず)からの入力線で、この入力線に遅延回路例えば
シフトレジスタ(12)の入力が接続されているo (
Qo)、 (Q+L (Qt) ”” Qn−t) +
(Qn−1’、(Qn )はシフトレジスタα2に設け
られる所要数の出力である。これらの出力はマルチプレ
クサα3)に接続されており、上記所望数の出力のうち
のいずれか1つがマルチプレクサ03)によって選択さ
れてその出力へ通過される。この選択はマルチプレクサ
切替回路04)の出力信号によって生ぜしめられる。マ
ルチプレクサ(131の出力はスノセイク状信号除去回
路05)及び周期ずれ判定回路θQへ接続されている。
信装置のクロック速度と発振周波数精度内において異な
るクロック速度でパルス幅整形するパルス幅整形器(図
示せず)からの入力線で、この入力線に遅延回路例えば
シフトレジスタ(12)の入力が接続されているo (
Qo)、 (Q+L (Qt) ”” Qn−t) +
(Qn−1’、(Qn )はシフトレジスタα2に設け
られる所要数の出力である。これらの出力はマルチプレ
クサα3)に接続されており、上記所望数の出力のうち
のいずれか1つがマルチプレクサ03)によって選択さ
れてその出力へ通過される。この選択はマルチプレクサ
切替回路04)の出力信号によって生ぜしめられる。マ
ルチプレクサ(131の出力はスノセイク状信号除去回
路05)及び周期ずれ判定回路θQへ接続されている。
回路06)の出力はマルチプレクサ切替回路04Jへ接
続されている。なお、マルチプレクサの切替は第6図の
(6−1)で示す如きパルス幅整形器のクロック速度で
生ぜしめられる。
続されている。なお、マルチプレクサの切替は第6図の
(6−1)で示す如きパルス幅整形器のクロック速度で
生ぜしめられる。
次に、上述した構成の不発明回路の動作を説明する。
パルス幅整形器からのパルス列信号中の“0”又は゛1
#ヲ表わすパルス間隔に周期ずれがない状態で上記パル
ス列信号を受信し、且つシフトレジスタθ2)の出力(
QO)k選択しているマルチプレクサOJを経て、上記
・セルス列信号に何んらの修正も施すことなくそのまま
出力(OUT)へ送出しているものとする。
#ヲ表わすパルス間隔に周期ずれがない状態で上記パル
ス列信号を受信し、且つシフトレジスタθ2)の出力(
QO)k選択しているマルチプレクサOJを経て、上記
・セルス列信号に何んらの修正も施すことなくそのまま
出力(OUT)へ送出しているものとする。
今、第6図の(6−2)に示すように、入力線01)ヲ
経て送り込1れて来たパルス列信号の中に(T−11周
期のパルスが現われると、この周期のパルスは周期ずれ
判定回路06)で1時間((TIT周期ら(T−1)周
期に周期が縮まった時間〕だけ周期がずれている旨の判
定がなされ、その表示信号がマルチプレクサ切替回路0
4へ供給されてそこからマルチプレクサ切替信号が発生
される。
経て送り込1れて来たパルス列信号の中に(T−11周
期のパルスが現われると、この周期のパルスは周期ずれ
判定回路06)で1時間((TIT周期ら(T−1)周
期に周期が縮まった時間〕だけ周期がずれている旨の判
定がなされ、その表示信号がマルチプレクサ切替回路0
4へ供給されてそこからマルチプレクサ切替信号が発生
される。
この信号に応答してパルス幅整形器のクロック時刻に、
マルチプレクサ09はシフトレジスタ0りの出力(Qo
)から出力(Ql)への切替え動作を生せしめられる。
マルチプレクサ09はシフトレジスタ0りの出力(Qo
)から出力(Ql)への切替え動作を生せしめられる。
これにより、(T−1)周期となっているパルスはT周
期のパルスに修正される。この時、第6図の(6−31
から判るように、スパイク状の信号がマルチプレクサ0
3)の出力に現われるパルス列信号の中に混入されてし
まう。このスパイク5− 状の信号が入って来てしまう理由はマルチプレクサが切
替えられてし捷うまで切替え前の出力(Qo)の信号状
態を出力するということにある。
期のパルスに修正される。この時、第6図の(6−31
から判るように、スパイク状の信号がマルチプレクサ0
3)の出力に現われるパルス列信号の中に混入されてし
まう。このスパイク5− 状の信号が入って来てしまう理由はマルチプレクサが切
替えられてし捷うまで切替え前の出力(Qo)の信号状
態を出力するということにある。
上記スパイク状の信号は他のパルス列信号と共にスパイ
ク状信号除去回路0■ヲ静で通過されるとき除去される
。従って、(T−1)周期となって周期修正回路QOI
へ入力された信号は、第6図の(6−4)に示すように
、T周期の信号と化されて周期修正回路00)の出力(
OUT)に出力される。
ク状信号除去回路0■ヲ静で通過されるとき除去される
。従って、(T−1)周期となって周期修正回路QOI
へ入力された信号は、第6図の(6−4)に示すように
、T周期の信号と化されて周期修正回路00)の出力(
OUT)に出力される。
上述したような動作は(T−1)の周期が現われるとき
にはいつでも生じ、(T−1>周期のT周期への修正が
行なわれる。
にはいつでも生じ、(T−1>周期のT周期への修正が
行なわれる。
上記の説明から明らかになるように、(T+1)周期が
現われるならば、これを周期ずれ判定回路06)で判定
し、その出力に応答するマルチプレクサ切換回路041
に介してマルチプレクサ0■に上記説明の切換え方向と
は逆方向への切換えを生ぜしめればよい。
現われるならば、これを周期ずれ判定回路06)で判定
し、その出力に応答するマルチプレクサ切換回路041
に介してマルチプレクサ0■に上記説明の切換え方向と
は逆方向への切換えを生ぜしめればよい。
上記実施例においては、周期ずれ判定回路06)全マル
チプレクサ03)の出力に接続した例について説6− 明したが入力線(II)等に接続して全体の回路を構成
するCとも出来る。
チプレクサ03)の出力に接続した例について説6− 明したが入力線(II)等に接続して全体の回路を構成
するCとも出来る。
以上壁するに1本発明によれば、ノ七ルス幅整形器で生
じた周期ずれ全判定し、その発生に応答して遅延されつ
\ある整形器出力のパルス列信号の適宜の信号を選択し
、その選択時に生ずる擬似パルス信号を除去して選択し
た遅延パルス列信号を出力させているから、パルス幅整
形器で生じてしまう周期ずれは完全に除去しうる。従っ
て、・ソルス幅整形器とその入出力装置との間が非同期
であっても、信号伝送を正常に遂行することが出来る。
じた周期ずれ全判定し、その発生に応答して遅延されつ
\ある整形器出力のパルス列信号の適宜の信号を選択し
、その選択時に生ずる擬似パルス信号を除去して選択し
た遅延パルス列信号を出力させているから、パルス幅整
形器で生じてしまう周期ずれは完全に除去しうる。従っ
て、・ソルス幅整形器とその入出力装置との間が非同期
であっても、信号伝送を正常に遂行することが出来る。
第1図は従来の伝送系を示す図、第2図は送信波形図、
第3図はパルス幅整形器の入出力波形図。 第4図は第1図伝送系において生ずる周期ずれの説明図
、第5図は本発明回路図、第6図は第5図回路の動作全
説明するための波形図である。 図中、Ozは遅延回路、αりはマルチプレクサ、αQは
周期ずれ判定回路、04)はマルチプレクサ切替回路、
05)はス/eイク状信号除去回路である。 =7− 第1図 第2図 第3図 −T−+−T□T□T→
第3図はパルス幅整形器の入出力波形図。 第4図は第1図伝送系において生ずる周期ずれの説明図
、第5図は本発明回路図、第6図は第5図回路の動作全
説明するための波形図である。 図中、Ozは遅延回路、αりはマルチプレクサ、αQは
周期ずれ判定回路、04)はマルチプレクサ切替回路、
05)はス/eイク状信号除去回路である。 =7− 第1図 第2図 第3図 −T−+−T□T□T→
Claims (1)
- 【特許請求の範囲】 送信装置のクロック速度と発振周波数精度内で異なるク
ロック速度でパルス幅整形するパルス幅整形器で生ずる
周期ずれを修正する回路において、複数の遅延出力を有
し、ディジタル入力信号を受信して上記パルス幅整形器
のクロック時間単位で該ディジタル入力信号に遅延を生
じさせ上記遅延出力に順次に出力信号を発生させる遅延
回路と。 該遅延回路の各出力のうちの1つを選択して出力するマ
ルチプレクサと、上記ディ・ジタル入力信号の周期ずれ
全判定する周期ずれ判定回路と、該周期ずれ判定回路の
出力に応答して上記マルチプレクサを切換えるマルチプ
レクサ切換え回路と、上記マルチプレクサの出力に接続
され、その切換えに際して生ずるスパイク状信号を除去
するスパイク状信号除去回路とを備えて成ることを特徴
とする周期修正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56152675A JPS5853219A (ja) | 1981-09-26 | 1981-09-26 | 周期修正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56152675A JPS5853219A (ja) | 1981-09-26 | 1981-09-26 | 周期修正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5853219A true JPS5853219A (ja) | 1983-03-29 |
JPS6412411B2 JPS6412411B2 (ja) | 1989-02-28 |
Family
ID=15545644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56152675A Granted JPS5853219A (ja) | 1981-09-26 | 1981-09-26 | 周期修正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5853219A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6371670A (ja) * | 1986-09-12 | 1988-04-01 | Advantest Corp | 半導体試験装置 |
JPH02171050A (ja) * | 1988-12-24 | 1990-07-02 | Fujitsu Ltd | Isdnインタフェース回路 |
-
1981
- 1981-09-26 JP JP56152675A patent/JPS5853219A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6371670A (ja) * | 1986-09-12 | 1988-04-01 | Advantest Corp | 半導体試験装置 |
JPH02171050A (ja) * | 1988-12-24 | 1990-07-02 | Fujitsu Ltd | Isdnインタフェース回路 |
Also Published As
Publication number | Publication date |
---|---|
JPS6412411B2 (ja) | 1989-02-28 |
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