SU1721809A1

SU1721809A1 - Устройство преобразовани последовательности пр моугольных импульсов напр жени

Info

Publication number: SU1721809A1
Application number: SU894754259A
Authority: SU
Inventors: Юрий Степанович Дмитриев; Олег Олегович Сильченко; Наталья Олеговна Сильченко; Александр Николаевич Тырсин
Original assignee: Самарский авиационный институт им.акад.С.П.Королева
Priority date: 1989-10-27
Filing date: 1989-10-27
Publication date: 1992-03-23

Abstract

Изобретение относитс к импульсной технике и может быть использовано дл подавлени помех в цифровых трактах после аналого-цифрового преобразовани . Цель изобретени - повышение помехоустойчивости преобразовани и расширение функциональных возможностей устройства за счет варьировани количества анализируемых в каждом такте преобразовани импульсов . Поставленна цель достигаетс тем, что в устройство введены формирователь импульсов сдвига 3 и два коммутатора 4. Лини задержки выполнена на регистре 1 сдвига. Блок сравнени импульсов выполнен из последовательно соединенных двум выходами с двум входами соответственно логического преобразовател 5 и реверсивного сдвигового регистра 2, что позвол ет улучшить качество измер емой или передаваемой информации. 4 ил., 4 табл. Вылод -г Ё

Description

VI

ю

00

о ю

Уст.О а Ь с

Шина управле/н gj

Изобретение относитс к импульсной технике и может быть использовано дл подавлени помех в цифровых трактах после аналого-цифрового преобразовани .

Цель изобретени - повышение помехоустойчивости преобразовани и расширение функциональных возможностей за счет варьировани количества анализируемых в каждом такте преобразовани импульсов .

Нафиг.1 представлена структурна схема устройства преобразовани последовательности пр моугольных импульсов напр жени ; на фиг.2 - временные диаграммы устройства при работе в режиме I; на фиг.З - то же, в режиме II; на фиг.4 - то же, в режиме 111.

Устройство состоит из следующих блоков . Входом предлагаемого устройства вл етс информационный вход сдвигового регистра 1, Синхронизирующие входы сдвигового регистра 1 и реверсивного сдвигового регистра 2 соединены соответственно с противофазными выходами формировател 3 импульсов сдвига. Три выхода сдвигового регистра 1 подключены соответственно к трем информационным входам коммутатора 4, к управл ющим входам которого подключены управл ющие шины а,Ь,с. Первый выход сдвигового регистра 1 и выход коммутатора 4 подключены к информационным входам логического преобразовател .5, два выхода которого подключены к входам разрешени сдвига вправо и влево реверсивного сдвигового регистра 2.

Первый, второй и третий выходы реверсивного сдвигового регистра 2 подключены соответственно к трем информационным входам коммутатора 6, к управл ющим входам которого подключены управл ющие шины а, Ь,с. Выходом устройства вл етс выход коммутатора 6. ШинамУстановка О соединена с входами сброса сдвигового регистра 1 и реверсивного сдвигового регистра 2.

Изменение режима работы устройства осуществл етс путем установки сдвиговых регистров 1 и 2 в нулевое состо ние и подачи единичного уровн напр жени на соответствующую шину управлени a, b или с.

Устройство работает следующим образом .

Перед началом работы оба сдвиговых регистра 1 и 2 (фиг.1), устанавливаютс в нулевое состо ние (с помощью шины Установка О). Входом предлагаемого устройства вл етс информационный вход сдвигового регистра 1. На вход устройства поступают импульсы из входной последовательности (фиг,2 а). На тактовый вход устройства поступают тактовые импульсы (фиг.2 б), формируемые, например, генератором тактовых импульсов. Тактовым входом устройства вл етс вход формировател 3 импульсов сдвига. Формирователь 3 импульсов сдвига на своем втором выходе формирует последовательность импульсов сдвига (фиг.2 в). На первом выходе формировател 3 импульсов сдвига формируетс последовательность импульсов, инверсна последовательности, формируемой на второй выходе.

При поступлении импульса сдвига на синхронизирующий вход сдвигового регистра 1,в него записываетс уровень напр жени на информационном входе и производитс сдвиг предыдущих записанных уровней. Второй, третий и четвертый выходы сдвигового регистра 1 и управл ющие шины а, Ь, с подключены к входам коммутатора 4 Первый выход сдвигового регистра 1 и второй выход коммутатора 4 подключены к входам логического

преобразовател 5, два выхода которого подключены к входам разрешени сдвига вправо и влево реверсивного сдвигового регистра 2. Первый, второй и третий выходы реверсивного сдвигового регистра 2 и управл ющие шины а, Ь, с подключены к входам коммутатора 6, выход которого вл етс выходом устройства.

В сдвиговом регистре 1 происходит задержка входных импульсов на (2п-1) тактов.

В реверсивном сдвиговом регистре 2 формируетс цифровой код, равный числу импульсов единичного уровн на входе предлагаемого устройства за врем (2п-1) тактов. Если этот код больше или равен п, то

на выходе устройства формируетс импульс единичного уровн напр жени . Если код в реверсивном сдвиговом регистре 2 меньше п, то на выходе устройства формируетс импульс нулевого уровн напр жени . Коммутаторы 4 и 6 позвол ют осуществл ть работу устройства в нескольких режимах.

В режиме I п-2. При этом в каждом такте преобразовани рассматриваютс импульсы входной последовательности в трех последовательных тактах. Устройство формирует выходной импульс единичного уровн в любом i-м такте преобразовани , если два или три импульса (i-2)-ro, (i-1)-ro,

i-ro тактов входной последовательности имеют единичный уровень напр жени . В противном случае будет сформирован выходной импульс нулевого уровн . Режим I реализуетс при подаче на шины а, Ь, с следующих управл ющих сигналов: , , .

В режиме II . При этом в каждом такте преобразовани рассматриваютс импульсы входной последовательности в п ти последовательных тактах. Устройство формирует выходной импульс единичного уровн в любом i-м преобразовании (такте преобразовани ), если три, четыре или п ть импульсов (l-4)-ro, (i-3)-ro, (Ы)-го, го тов входной последовательности имеют единичный уровень напр жени . В противном случае будет сформирован выходной импульс нулевого уровн . Режим II реализуетс при подаче на шины а, Ь, с следующих управл ющих сигналов: , , .

В режиме III . При этом в каждом такте преобразовани рассматриваютс импульсы входной последовательности в семи последовательных тактах. Устройство формирует выходной импульс единичного уровн в любом i-м такте преобразовани , если четыре, п ть, шесть или семь импульсов (i-6)-ro, ()-ro, (i-4)-ro, (i-3)-ro, (i-2)-ro, (i-1)-ro, i-го тактов входной последовательности имеют единичный уровень. В противном случае будет сформирован выходной импульс нулевого уровн . Режим III реализуетс при подаче на шины а,Ь,с следующих управл ющих сигналов: , , .

Работу логического преобразовател характеризует следующа таблица истинности .

Устройство в режиме I работает следующим образом.

В этом режиме используетс второй выход сдвигового регистра 1, что обеспечиваетс подачей единичного уровн на шину а и нулевых уровней на шины b и с. Работа предлагаемого устройства в этом режиме описываетс временными диаграммами, приведенными на фиг.2, и табл. 2 истинности .

Перед началом работы устройства происходит автоматическое обнуление сдвигового регистра и реверсивного сдвигового регистра подачей потенциала нуль на шину Установка О.

Рассмотрим пример входного сигнала (на фиг.2а).

В первом такте на информационный вход сдвигового регистра 1, вл ющегос входом устройства, поступает импульс единичной амплитуды напр жени (фиг.2а). При поступлении импульса сдвига на синхронизирующий вход сдвигового регистра 1 с первого выхода формировател 3 импульсов сдвига, инверсных импульсам сдвига второго выхода формировател 3 импульсов сдвига (фиг.2в), первый триггер сдвигового регистра 1 устанавливаетс в единичное состо ние . Следовательно, на первом выходе

сдвигового регистра 1 будет единичный уровень напр жени (фиг. 2г). Остальные триггеры сдвигового регистра в первом такте

наход тс в нулевом состо нии.

Через коммутатор 4 и логический преобразователь 5 сигналы единичного и нулевого уровней напр жени с первого и второго выходов соответственно поступают на пер0 вый и второй входы реверсивного сдвигового регистра 2. Согласно таблице истинности логического преобразовател 5 на второй вход сдвигового регистра 2 поступает сигнал , разрешающий сдвиг вправо, так как

5 первый последовательный вход сдвигового регистра 2 подключен к положительной шине питани (на этот вход действует единичный уровень напр жени (фиг.2 е, ж), и импульс сдвига в младший разр д сдвигового

0 регистра впишет единичный уровень напр жени , т.е. первый триггер реверсивного сдвигового регистра 2 установитс в единичное состо ние. В режиме I входной сигнал сниметс с первого выхода сдвигового

5 регистра 2. Следовательно, в первом такте выходной сигнал устройства будет равен О, поскольку все триггеры сдвигового регистра 2, кроме первого, наход тс в нулевом состо нии.

0Во втором такте на вход устройства поступает нул.евой уровень напр жени (фиг.2а). При поступлении импульса сдвига на синхронизирующий вход сдвигового регистра 1 первый триггер сдвигового регист5 ра 1 установитс в нулевое состо ние, а. второй триггер - в единичное состо ние. Следовательно, на первом выходе сдвигового регистра 1 будет нулевой уровень напр жени (фиг.2г). Через коммутатор 4 и

0 логический преобразователь 5 нулевое напр жение с первого и второго выходов поступает на соответствующие входы реверсивного сдвигового регистра 2. Согласно таблице истинности логиче5 ского преобразовател 5 на первый и второй входы реверсивного сдвигового регистра подаютс сигналы нулевых уровней напр жени (фиг.2 е, ж), блокирующие реверсивный сдвиговый регистр 2. Таким

0 образом в сдвиговом регистре, а следовательно , и на его выходах никаких изменений не произойдет и выходной сигнал устройства останетс равным нулю (фиг.2 к).

В третьем такте на вход устройства по5 ступает импульс единичной амплитуды напр жени (фиг.2 а). При поступлении импульса сдвига первый триггер сдвигового регистра 1 установитс в единичное состо ние , второй триггер сдвигового регистра установитс в нулевое состо ние, а третий триггер - в единичное состо ние. Следовательно , на первом выходе сдвигового регистра 1 будет единичный уровень напр жени , а на втором выходе сдвигового регистра 1 будет по-прежнему нулевой уровень напр жени (поскольку состо ние четвертого триггера, наход щегос в третьем такте в нулевом состо нии, соответствует выходному сигналу на втором выходе (фиг.2 г).

Через коммутатор 4 и логический преобразователь 5 сигналы с первого и второго выходов поступают на соответствующие первый и второй входы реверсивного сдвигового регистра 2. Согласно таблице истинности логического преобразовател 5 на второй вход сдвигового регистра 2 поступает сигнал, разрешающий сдвиг вправо (фиг.2 е, ж). Первый триггер сдвигового регистра 2 будет в единичном состо нии, и второй триггер реверсивного сдвигового регистра 2 установитс в единичное состо ние . Таким образом выходной сигнал, снимаемый с первого выхода сдвигового регистра 2 (с второго триггера сдвигового регистра 2), будет равен единице (фиг.2з).

В четвертом такте при поступлении на вход устройства положительного уровн напр жени согласно таблице истинности логического преобразовател 5 сдвиговый регистр 2 блокируетс и выходной сигнал остаетс равным единице (фиг.2з).

В п том такте на вход устройства поступает нулевой уровень напр жени . Согласно таблице истинности логического преобразовател 5 сдвиговый регистр 2 блокируетс и выходной сигнал остаетс равным единице (фиг.2з).

В шестом такте на вход устройства поступает сигнал нулевого уровн напр жени (фиг.2а). При поступлении импульса сдвига первый триггер сдвигового регистра

1установитс в нулевое состо ние, а четвертый триггер - в единичное состо ние. Таким образом, на первом и втором выходах сдвигового регистра 1 будут соответственно коды О и 1. Согласно таблице истинности логического преобразовател 5 на первый вход сдвигового регистра 2 поступает сигнал , разрешающий сдвиг влево (фиг.2е), так как левый последовательный вход сдвигового регистра 2 подключен к общей шине (на этот вход действует нулевой уровень напр жени ), и импульс сдвига установит второй триггер реверсивного сдвигового регистра

2в нулевое состо ние. Следовательно, на выходе устройства будет О.

Устройство в режиме II работает следующим образом.

В этом режиме используетс третий выход сдвигового регистра 1, что обеспечиваетс подачей единичного уровн на шину b и нулевых уровней напр жени на шины а и

с. Работа устройства описываетс временными диаграммами, приведенными на фиг.З, и табл.3 истинности.

В работе устройства в режиме III используетс четвертый выход сдвигового регистра 1, что обеспечиваетс подачей едиичного уровн на шину с и нулевых уровней на шины а и Ь. Работа устройства в этом режиме описываетс временными диаграммами на фиг.4 и табл. 4 истинности.

Claims

Формула изобретени Устройство преобразовани последовательности пр моугольных импульсов напр жени , содержащее линию задержки

импульсов, первый выход которой последовательно соединен с первым входом блока сравнени импульсов, от личающеес тем, что, с целью повышени помехоустойчивости и расширени функциональных возможностей за счет варьировани количества анализируемых в каждом такте преобразовани импульсов, в устройство введены два коммутатора, формирователь импульсов сдвига, вход которого вл етс тактовым

входом устройства, управл ющие входы коммутаторов объединены и вл ютс управл ющими шинами устройства, лини задержки выполнена на регистре сдвига, информационный вход которого вл етс

информационным входом устройства, блок сравнени импульсов выполнен из последовательно соединенных двум выходами с двум входами соответственно логического преобразовател и реверсивного сдвигового регистра, входы сброса сдвигового регистра и реверсивного сдвигового регистра соединены с шиной установки О, первый и второй противофазные выходы формировател импульсов сдвига соединены соответственно с синхронизирующими входами сдвигового регистра и реверсивного сдвигового регистра, соответствующие три информационных входа первогр коммутатора соединены с соответствующими выходами

сдвигового регистра, второй вход логического преобразовател соединен с выходом первого коммутатора, три информационных входа второго коммутатора соединены с соответствующими трем выходами реверсивного сдвигового регистра, выход второго коммутатора вл етс выходом устройства.

Таблица 3