RU1807561C - Устройство дл преобразовани двоичной последовательности в балансный троичный код - Google Patents

Abstract

Устройство ускоренной передачи информации с преобразованием в блочный троичный код предназначено дл  сокращени  времени передачи цифровой информации по каналу св зи. Цель изобретени  - повышение быстродействи  устройства. Устройство обеспечивает непрерывное считывание информации собственными тактами из внешнего устройства, накопление в ОЗУ и после переключени  в режим, выдачу информации , считывание с ОЗУ, преобразование в блочный троичный код и выдачу во внешние устройства с последующей передачей по каналам св зи: Непрерывность приема достигаетс  тем, что информаци  на вход устройства поступает в каждом периоде тактового сигнала, вс  работа устройства по преобразованию и записи информации синхронизируетс  единой тактовой частотой , Повышение быстродействи  достигаетс  тем, что прин тые в течение четырех тактов четырехразр дные блоки информации в двоичном коде после преобразовани  выдаютс  затем в канал св зи в течение одного периода тактового сигнала. Примен емое преобразование в блочный троичный «од позвол ет прин тые четырехразр дные блоки передавать в канал св зи Трёхразр днймй блоками . Устройство содержит коммутаторы, блоки пам ти, элементы задержки, делитель частоты, переключатель режимов, преобразователи последовательного кода в параллельный, счетчики адреса, генератбр тактовой частоты, колирующую, матрицу, формирователь синхроимпульсов, инвертор ры, элементы, ключи, генератор 1, формирователь балансного кода, генератор М. 2ил. ., .. . . ... .... . Ё 00 о а о

Description

Устройство относитс  к вычислительной технике и может быть использовано в системах передачи цифровой информации, когда врем  передачи ограничено.

Цель изобретени  -.повышение быстродействи  устройства.

На фиг. 1 приведена функциональна  схема устройства ускоренной передачи информации с преобразованием в блочный троичный код; на фиг. 2 - временные диаграммы его работы.

Устройство содержит входной коммутатор 1, блоки 21-24 пам ти, ОЗУ 2, элементы задержки Si-Зз, делитель 4 частоты на четыре , переключатель 5 режимов, выходной коммутатор 6, преобразователи последовательного кода в параллельный, представл ющие собою четырехразр дные сдвиговые регистры, счетчики 81-84 адреса, генератор 9 тактовой частоты, кодирующую матрицу 10, реализованную на ПЗУ, формирователь 1.1 синхроимпульсов, инверторы

121-12з, элементы И 131-13б ключи 141- 14е, генератор 1 15, формирователь балансного кода 16 в виде операционного усилител , генератор 1 17.

Работа устройства состоит из двух, цик- лов: накопление информации и выдача информации .

В цикле накопление информации устройство работает следующим образом.

Переключатель режимов 5, имеющий два положени  - Накопление и Выдача, находитс  в положении Накопление . Йм пульсы тактовой частоты с генератора 9 (фиг, 2,а) через переключатель 5 с его первого выхода поступают на тактовый выход устройства и далее на внешнее устройство дл  тактировани  поступлени  ин- формации, а также на второй вход коммутатора 1 и вход делител  4 частоты на 4. Выходной сигнал с делител  4 (фиг. 2,6) поступает на управл ющий вход входи pro коммутатора 1, который имеет четыре положени : он поочередно подключает первый и

второй входы соответственно к первому и второму, третьему и четвертому, п тому и шестому, седьмому и восьмому выходам. Смена положени  в соответствии с управл ющим сигналом с делител  4 происходит через каждые четыре такта..

Тактированна  информаци  (фиг. 2,в) и импульсы тактрвой частоты (фиг, 2,а), поступающие на первый и второй входы входного коммутатора 1, в первые четыре такта ripo- ход т через его выход 1 (фиг, 2,г) на первое ОЗУ через выход 2 (фиг. 2,ж) на первый счетчик 8 адреса Таким образом п|56йсхр- дйт запись в первое ОЗУ первых четырех разр дов информации. После этого rip импульсу делител  4 входной коммутатор подключает дл  записи второе ОЗУ 2 (выход 3 коммутатора, фиг. 2,д) и второй счётчик 8 адреса (выход 4 коммутатора, фиг. 2,з). Втора  четверка разр дов информации зёписы- баётс  во второе ОЗУ 2.;

Далее входной коммутатор подключает третье ОЗУ (выход 5, фиг. 2,е) и третий счетчик 8 адреса, (выход 6, фиг. 2,и) дл  записи третьей четверки разр дов информации . . : -- .... ;. . : . : .. .

Четверта  четверка разр дов эаписы- ваетс  в четвертое ОЗУ 2 (выход 7 коммутатора 1, фиг. 2,е), и выход 8 коммутатора 1,фиг.2.й).

П та  четверка разр дов записываетс  в снова подключенное первое ОЗУ 2, и так далее, до записи всей информации. На этом заканчиваетс  цикл Накопление информации .- , :-.. .... . .. - :.

Цикл Выдача информации начинаетс  с переводом переключател  режимов в положение Выдача. Импульсы тактовой частоты (фиг. 2,а) поступают на первый счетчик 8 адреса и инициируют воспроизведение с первого ОЗУ 2 первого разр да информации , записанного по первому адресу. Он переписываетс  в первый разр д преобразовател  7 последовательного кода в парал- лельный, представл ющего собою сдвиговый регистр. Второй импульс тактовой частоты инициирует перезапись из первого бЗУ 2 в первый преобразователь 7 второго разр да информации.А .в этот момент первый тактовый им- пуЛьс, задержанный первой тактовой задержкой 3 на один период тактовой частоты (фиг. 2,к) способствует перезаписи из второго ОЗУ 2 во второй преобразователь 7 п того разр да информации (первого разр да второй четверки). Когда в первый преобразователь 7 последовательного кода в параллельный будет переписыватьс  третий разр д информации, в третий преобразователь 7 будет переписыватьс  первый разр д третьей четверки разр дов, то есть дев тый разр д информации, а во второй преобразователь 7 будет переписыватьс  второй разр д второй четверки разр дов информации. Четвёртый тактовый импульс перезаписывает в первый преобразователь 7 четвертый разр д информации и в этот же момент первый тактовый импульс, прошедший через три такТрвые задержки 3, перезаписывает из четвёртого ОЗУ 2 в четвертый преобразователь 7 первый разр д четвертой четверки информации (тринадцатый разр д информации ). Этот же импульс поступает на выходной коммутатор 6 и подключает его к первому преобразователю 7 последовательного , кода в параллельный; в котором к этому времени уже записаны четыре разр да информации . С первого преобразовател  тырехразр дный параллельный код поступает через выходной коммутатор 6 на кодирующую матрицу 10, созданную на ПЗУ.; v .v.v.;V/ :-:.;: .

Кодирующа  матрица 10 каждой четырёхразр дной комбинаций в двоичном коде Ставит в соответствие трёхразр дную комбинацию в троичном коде Q использованием значений 0,1-1, приче м дл  передачи каждого разр да используютс  две шины: шина значений и шина знака. Совпадающие по времени значени  1 на обоих шинах означают , что по шине значений передаетс  -1 (см.фйг. 2,н,о; 2,п,р; 2,с,т).

Дл  формировани  значений одного разр да в троичном коде используетс  один инвертор 12, два элемента И 13, Два ключа 14, а также генератор 1 15 и генератор - 17. Работа происходит следующим образом.

С первого выхода кодирующей матрицы 10 значение первого разр да поступает на первые входы первых двух элементов И 13 (фиг. 2,н). На втором выходе матрицы 10 .присутствует значение знака: 0 - плюс, 1 - минус, которое подаетс  на второй вход элемента И 13. На третьи входы всех элементов И 13-136, подаютс  синхронизирующие импульсы с формировател  11, который формирует их из тактовой последовательности импульсов путем равномерного смещени  друг относительно друга в пределах периода тактовой последовательности (фиг. 2,у, 2,ф, 2,х), причем первым идет импульс дл  формировани  первого разр да, вторым - второго разр да, третьим,-третьего,

Если с кодирующей матрицы. 10 в пер-, вом разр де поступает логический 9, то на первых входах первых двух элементов; И 13 присутствует нулевой потенциал и соединенные с ними два ключа 14 остаютс  закрытыми, а на формирователе 16 балансного кода также будет 0.

Если с кодирующей матрицы 10 в первом разр де поступает логическа  1 (на шине значений - потенциал логической 1 и на шине знака - ноль), то на выходе первого элемента И 13 остаетс  нулевой потенциал и ключ 14 закрыт, а на выходе второгб элемента И 13 в момент прохождени  синхроимпульса по витс  потенциал логической единицы, который откроет второй ключ 14 дл  прохождени  через него логический 1 с генератора 1 15. Таким образом на формирователе 16 окажетс  логическа  1.

Если с кодирующей матрицы 10 в первом разр де поступает логическа  -1 (на шине значений и на шине знака - потенциалы логической 1), то в момент прохождени  синхроимпульса на выходе первой схемы И13 окажетс  потенциал логической 11 и первый ключ 14 откроетс  дл  прохождени  логической -1 с генератора -1 17,

Таким образом, на формирователе 16 окажетс  логическа  -Т1. В итоге по первому синхроимпульсу (фиг. 2,у) на формирователе 16 будет сформировано значение первого разр да балансного кода.

По второму синхроимпульсу (фиг. 2,ф), поступающему с формировател  11 на третьи входы третьего и четвертого элементов И 13, куда поступают с кодирующей матрицы 10 значение второго разр да кода vi его знак (фиг, 2,п, 2,р), на формирователе 16 окажетс  сформированным значение второго разр да балансного кода.

По третьему синхроимпульсу (фиг. 2,х), поступающему с формировател  11 СИ на третьи входы п тогр и шестого элементов И 13, куда поступают с кодирующей матрицы

10 значение третьего разр да кода и его знак (фиг. 2,с, 2,т) на формирователе 16 окажетс  сформированным значение третьего разр да балансного кода. 5Этим завершаетс  преобразование первых четырех разр дов информации из двоичного кода в троичный с использованием трех его разр дов, причем длительность троичного трехразр дного блока, составит

0 25% длительности двоичного четырехразр дного блока. Второй тактовый импульс, поступивший на выходной коммутатор 6, подключит к кодирующей матрице 10 второй преобразователь 7 последовательного

5 кода в параллельный, на выходе которого будет уже присутствовать втора  четверка двоичных разр дов, выданна  со второго ОЗУ 2, Третий тактовый импульс подключает к кодирующей матрице 10 третий преоб0 разователь 7 с третьей четверкой двоичных разр дов, четвертый тактовый импульс подключит четвертый преобразователь 7, а п тый тактовый импульс снова подключит первый преобразователь 7, в котором к это5 му моменту окажутс  записанными следующие четыре разр да информации (п та  четверка) из первого ОЗУ 2.

Далее работа происходит аналогичным образом.

Claims (1)

1. 0 Формула изобретени 

   Устройство дл  преобразовани  двоичной последовательности в балансный троичный код, содержащее коирующую матрицу, генератор тактовой частоты, дели5 тель частоты, первый преобразователь последовательного кода в параллельный, первый элемент И и формирователь балансного кода, выход которого  вл етс  информационным выходом устройства, о т л и ч а0 ю щ е е с   тем, что, с целью повышени  быстродействи  устройства, в него введены входной и выходной коммутаторы, блоки пам ти , элементы задержки, второй-четвер- тый преобразователи последовательного

   5 кода в параллельный, счетчики, переключатель , второй-шестой элементы И, инверторы , ключи, генератор 1, генератор -1, формирователь синхроимпульсов, выходы которого соединены с первыми входами

   0 элементов И, информационный вход вход ного коммутатора  вл етс  входом устройства , выходы первой группы выходов входного коммутатора соединены с первыми входами соответствующих блоков пам 5 ти, выходы которых соединены с первыми входами одноименных преобразователей последовательного кода в параллельный, выходы которых соединены с соответствующими информационными входами выходного коммутатора, выходы которого

   соединены с информационными входами кодирующей матрицы, выходы второй группы выходов входного коммутатора соединены с первыми входами соответствующих счетчиков, выходы которых соединены с вторыми входами одноименных блоков пам ти , выход генератора тактовой частоты соединен с третьими входами блоков пам ти , вторыми входами преобразователей последовательного кода в параллельный и входом переключател , первый выход которого  вл етс  тактовым выходом устройства и соединен непосредственно и через делитель частоты с тактовым и управл ющим входами входного коммутатора соответст- венно, второй выход переключател  соеди- нен непосредственно с входом формировател  синхроимпульсов и вторым входом первого счетчика и через первый элемент задержки с вторым входом второго счетчика и входом второго элемента задержки , быход которого соединен непосредственно с вторым входом третьего счетчика и через третий элемент задержки - с вторым входом четвертого счетчика и тактовыми входами выходного коммутатора и кодирующей матрицы, первый и второй выходы

   которой соединены соответственно с объединенными вторыми входами первого и второго элементов И и непосредственно с третьим входом первого элемента И и через первый инвертор - с третьим входом второго элемента И, третий и четвертый выходы кодирующей матрицы соединены соответственно с объединенными вторыми входами третьего и четвертого элементов И и непосредственно с третьим входом третьего элемента И и через второй инвертор - с третьим входом четвертого элемента И, п тый и ше- стой выходы кодирующей матрицы соедине- ны соответственно с объединенными вторыми входами п того и шестого элементов И и непосредственно с третьим входом п того элемента И и через третий инвертор - с третьим входом шестого элемента И, выходы элементов И соединены с первыми входами одноименных ключей, выход генератора -1 соединен с.вторыми входами первого, третьего и п того ключей, выход генератора 1 соединен с вторыми входами второго, четвертого и шестого ключей, выходы ключей соединены с соответствующими входами формировател  балансного кода.

   « , П П П П П П И П П Л П П П П П Л