RU1783533C - Устройство дл передачи дискретной информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  передачи информации.между цифровой вычислительной машиной и периферийными устройствами или между периферийными устройствами с малой функциональной сложностью аппаратуры дл  реализации данного устройства. Целью изобретени   вл етс  упрощение устройства. В устройство , содержащее дешифратор, два элемента задержки, три регистра, три элемента И, два канала св зи, шину тактовых импульсов, причем информационные, кроме первого, входы первого регистра соединены с информационными входами устройства, выход первого регистра соединен с первым входом первого элемента И, введены формирователь импульсов, счетчик импульсов, триггер, элемент И-НЕ, элемент НЕ, В устройстве периферийное устройство проще, т.е. содержит меньше аппаратуры. В среднем при передаче кодов длиной 16 бит и более получаетс  экономи  в количестве оборудовани  более 25%. 2 ил. сл

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  передачи информации между цифровой вычислительной машиной и периферийными устройствами или между периферийными устройствами с малой функциональной сложностью аппаратуры дл  реализации данного устройства.

Известны также способ и устройство дл  передачи данных, по котором передаютс  синхронные биты первого и второго видов внутри блока, причем число синхробитов, относ щихс  ко второму виду, соответствует условию 2NM-N-1 2:1 и

Недостатком способа и устройства  вл етс  больша  сложность. Оно содержит

одно устройство одного типа 46, четыре устройства второго типа 40, два устройства третьего типа 42, два устройства четвертого типа.

Известно устройство дл  приема и передачи информации, содержащее три регистра , три группы элементов И, генератор импульсов, дешифратор, индикатор, два элемента задержки, усилитель, два элемента ИЛИ, три триггера. Выходы первого регистра соединены с входами элементов И первой группы. Выход генератора соединен с вторыми входами элементов И первой группы. Выход первого триггера соединен с третьими входами элементов И первой группы . Выход второго регистра соединен с первыми входами элементов И второй группы.

vj 00

00

с 

W 00

Выход первого элемента задержки соединен с третьими входами элементов И второй группы. Выходы третьего регистра соединены с входами дешифратора выходы которого соединены с первыми входами элементов И третьей группы. Выход элемента И соединен с первым входом индикатора. Указан- ное устройство  вл етс  наиболее близким и выбрано в качестве прототипа.

Недостатком этого устройства  вл етс  больша  сложность. Дн  его реализации необходимо большое количество оборудовани .

Целью изобретени   вл етс  упрощение устройства.

Поставленна  цель достигаетс  тем, что устройство дл  передачи дискретной информации , содержащее дешифратор, два элемента задержки, три регистра, три элемента И, два канала св зи, шину тактовых импульсов, причем информационные кроме первого входы первого регистра соединены с информационными входами устройства, выход первого регистра соединен с первым входом первого элемента И, содержит формирователь импульсов, счетчик импульсов, триггер, элемент И-НЕ, элемент НЕ при- этом информационные входы дешифратора соединены с адресными входами устройства . Первый вход первого регистра подсоединен к шине логической единицы, а вход последовательной информации этого регистра подсоединен к шине логического нул , выход дешифратора соединен с входом за- писи первого регистра и с установочным входом триггера. Шина тактовых импульсов соединена с входом синхронизации первого регистра и вторыми входами первого и второго элементов И, и через первый элемент НЕ - с входом элемента И-НЕ. Выход первого элемента И соединен через первый канал св зи с информационным входом второго регистра и входом второго элемента задержки, выход которого соединен через второй формирователь с входом третьего элемента И. Единичный выход триггера содинен с первым входом второго элемента И, выход которого соединен с счетным вхоом сметчика и через первый элемент задер- ки, второй канал св зи с входом инхронизации второго регистра и через второй элемент НЕ с вторым входом третьго элемента И, выход которого соединен с входом синхронизации третьего регистра, нформационные входы которого соединеы с выходами разр дов второго регистра, выходы с выходами устройства, инверсый выход триггера соединен с входом броса счетчика, выходы разр дов которого оединены с группой входов элемента И-НЕ , выход которого соединен с входом сброса триггера.

На фиг.1 приведена структурна  схема устройства; на фиг.2 - временна  диаграм- 5 ма работы устройства,

Устройство дл  передачи дискретной информации см. фиг.1 содержит дешифратор 1, входы которого соединены с адресными входами выбора устройства 2, элементы

10 задержки 3, 4, регистры 5, б, 7, элементы И 8, 9,10, каналы св зи 11, 12, шину тактовых импульсов 13, причем информационные кроме первого входы первого регистра 5 соединены с информационными входами

15 устройства 14. Выход первого регистра 5 соединен с первым входом первого элемента И 8. Устройство содержит также формирователь импульсов 15, счетчик импульсов 16, триггер 17, элемент И-НЕ 18, два эле0 мента НЕ 19, 20. Первый вход 21 первого регистра 5 подсоединен к шине логической единицы, а вход 22 последовательной информации этого регистра подсоединен к шине логического нул . Выход дешифрато5 ра 1 соединен с входом записи первого регистра- бис входом триггера 17. Вход тактовых импульсов 13 соединен с входом синхронизации первого регистра 5 и вторыми входами первого и второго элементов И

0 8,9, и через первый элемент Н Е 19 с входом элемента И-НЕ, выход первого элемента И 8 соединен через первый канал св зи 11с информационным входом второго регистра

6и входом второго элемента задержки 4, 5 выход которого соединен через формирова

тель 15 с входом третьего элемента И 10. Единичный выход триггера 17 соединен с первым входом второго элемента И 9, выход которого соединен с счетным входом счет0 чика 16 и через первый элемент задержки, второй канал св зи 12с входом синхронизации второго pei истра 6 и через второй элемент НЕ 20 с вторым входом третьего элемента И 10, выход которого соединен с

5 входом синхронизации третьего регистра 7. Информационные входы третьего регистра

7соединены с выходами разр дов второго регистра 6, а выходы с выходами устройства 23. Инверсный выход триггера 17 соединен

0 с входом сброса счетчика 16, выходы разр дов которого соединены с группой входов элемента И-НЕ, выход которого соединен с входом сброса триггера 17.

Работает устройство следующим обра5 зом. Предположим в первоначальный момент времени ТО на параллельные входы 14 устройства подаетс  параллельный код, который необходимо передать через каналы св зи в другую часть устройства расположенному на значительном рассто нии Затем с момента Т2 по ТЗ (в момент отсутстви  высокого потенциала на входе 13 - это условие правильного функционировани  устройства ) на входы 2 дешифратора 1 по вл ютс  высокие потенциалы.

На выходе дешифратора 1 по вл етс  узкий отрицательный импульс, который разрешает прием кода с шин 14 в регистр 5, а также устанавливает в единичное состо ние триггер 17. При приходе, начина  сТ4 положительных импульсов на вход 13 информаци  в регистре 5 последовательно сдвигаетс  и на выходе элемента 8 по вл етс  последовательный код информации в виде положительных импульсов соответствующих единиц кода. С выхода 13 импульсы также поступают через элемент 9 на вход счетчика 16 который начинает их считать.

После прихода на вход 13 N-ro положительного импульса на выходе элемента 18 по вл етс  узкий отрицательный импульс, который устанавливает в О триггер 17, который в свою очередь устанавливает в О счетчик 16. С момента Т4 Т 17 на выходе элемента 9 по в тс  N положительных импульсов , которые поступают на вход второго канала св зи.

Импульс номера (N + 1), поступающий на тактовый вход 13 проходит через элемент 8 и поступает на вход первого канала св зи. На приемном конце каналов св зи импулъ- сы с первого канала св зи поступают на вход Д, а с второго канала св зи на вход С второго регистра и информаци  последовательно принимаетс  во второй регистр 6. При приходе на приемный конец правого канала св зи N-ro импульса на выходе элемента задержки 4 по вл етс  этот импульс задержанный, а затем на формирователе 15 он укорачиваетс  и проходит через элемент 10, так как на втором входе этого элемента начина  с момента Т N+7 присутствует высокий потенциал.

С выхода элемента 1110 положительный импульс с момента ТМНЗдоТЫ + Ю поступает на вход С регистра 7 (управл ющий вход разрешени  приема параллельного кода в регистр 7). С момента Т N + 9 на выходе регистра 7, то есть на выходах 23 устройства по вл етс  параллельный код который поступил в момент Т2 на входах 14 устройства .

Claims (1)

1. Формула изобретени  Устройство дл  передачи дискретной информации, содержащее дешифратор, два 5 элемента задержки, три регистра, три элемента И, причем информационные, кроме первого, входы первого регистра соединены с информационными входами устройства, выход первого регистра со0 единен с первым входом первого элемента И, отл ичающеес  тем, что. с цепью упрощени , оно содержит формирователь импульсов, счетчик импульсов, триггер , элемент И-НЕ, элемент НЕ, при этом

   5 информационные входы дешифратора соединены с адресными входами устройства, первый вход первого регистра подсоединен к шине единичного потенциала устройства, а вход последовательной информации под0 соединен к шине нулевого потенциала устройства , выход дешифратора соединен с входом записи первого регистра и с установочным входом триггера, вход тактовых импульсов устройства соединен с входом

   5 синхренизации первого регистра и вторым входом первого и первым входом второго элементов И, а через первый элемент НЕ - с входом элемента И-НЕ, выход первого элемента И соединен через первый канал

   0 св зи с информационным входом второго регистра и входом первого элемента задержки , выход которого соединен через формирователь импульсов с первым входом третьего элемента И, пр мой выход тригге5 ра соединен с вторым входом второго элемента И, выход которого соединен со счетным входом счетчика и через второй элемент задержки, второй канал св зи - с входом синхронизации второго регистра и

   0 через второй элемент Н Е - с вторым входом третьего элемента И, выход которого соединен с входом синхронизации третьего регистра , информационные входы которого соединены с выходами разр дов второго ре5 гистра, а выходы - с выходами устройства, инверсный выход триггера соединен с входом сброса счетчика, выходы разр дов которого соединены с группой входов элемента И-НЕ, выход которого соединен с входом

   0 сброса триггера.

   21 &

   Nu

   ш

   #4

   &F

   i Тле//

   6-«--о

   /f TLJ

   ЛР

   7 J/ 1й

   5 fy fat с

   S

   -

   if

   F

   J

   /

   /J

   д

   6

   un

   пГ

   / J

   8

   //

   Ј7-л

   ,C

   Щ

   23

   Фм/

   Фиг. г