SU917340A1 - Преобразователь кодов - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ

Изофетение oTfноситс  к и лпульсной технике и может быть использовано в устройствах автоматики и вычислительной техники. Известно yiCTpoScTBo преобразовани  двоичного п - разр дного кода, содержа гцее счетчик, дешифратор, входные и :В1 ходные ключи, регистр пам ти и логические элементы Г13. Недостаток этого устройства - огра ниченные функционалхэные возможности. Наиболее близким к предлагаемому  вл етс  преобразователь параллельнохх кода в последовательный, содержащий раэ р дный регистр сдаига, соответствующие входы и Ейыходы которого соединены с ВХОШШ1МИ и выходными шинами параллельного кода, выходной ключ, элемент 4И ИЛИ, первый, второй, третий и четвертый входы -которого соединены с соответ угвуюшими шинами синхронизации йрео азова тел , распределитель тактов, триггер л результата ; контрол , входные ключи и элементы задержки 21. Недостатком этого устройства  вл ет с  невозможность обеспечени  преофазовани  последовательного кода в параллельный и многократный выдачи информации, что ограничивает его область применени . Цепь изобретени  - расширение функциональных возможностей преобразовател  кодов . Указанна  цель достигаетс  тем, что в преобразователь, содержащий разр дный регистр сдвига, первые входы которого соединены с входными шинами параллельного кода, другой вход - с входной шиной последовательного кода, первые выходы подключены к вьрсодным шинам параллельного кода, а выход перецоса через первый выходной ключ подключен к выходной шине последовательного кода, элемент 4И-ИЛИ, выход которого соединен с первым входом синхронизации регистра сдвт1га, первый вход - с пербой шиной синхронизашга преобразовател  кодов, второй, третий .четвертый входы - со второй шиной синхронизации преобразовател  кодов, распределитель тактов, триггеры результата контрол , входные ключи и элементы задержки , введены распределитель операций элемент Пирса, элементы 2И-ИЛИ, элементы ИЛИ, выходные и управл ющие клк чи, блок элементов ИЛИ, триггеры ввода и вывода, причем п тый и шестой входы элемента 4И-ИЛИ соединены с источником последовательного кода и через пер|вый элемент ИЛИ и первый входной ключ с первым входом триггера ввода, ыход которого подключен к седьмому и восьмому входам элемента 4И-ИЛИ, шине ввода преобразовател  кодов и первому входу первого элемента 2И-ИЛИ, второй и третий входы которого соединены со второй шиной синхронизации, а выходы с первым входом распределител  тактов, первые вькоды которого соединены с адресньгми шинами преобразовател  кодов и с другими входами синхронизации регистра сдвига, выход переноса распределител  тактов соединён с первым входом распределител  операции, выход старшего раэ:р да распределител  тактов подключен ко :входу второго ВЫХОДНОГО ключа, второй вход которого соединен с выходом первого триггера результата контрол , другой его выход подключен ко входу первого управл клцего ключа, при этом счетный вход первого триггера результата контрол  соединен с соответствукацим последовательным входом регистра сдвига и с выходом второго управл юшего ключа , один из входов которого соединен с выходом переноса регистра сдвига, а другой - с выходом второго элемента ИЛИ, первый вход которого соединен со вторым входом первого выходного ключа, вторым входом первого управп юшегчз клю ча и первым выходом распределител  операций , второй его выход подключён ко второму входу второго элемента ИЛИ, третий выход распределител  операций подключен к дев тому входу элемента 4И-ИЛИ и к .первому входу второго элемента 2И-ИЛИ, второй вход которого соединен с дес тым входом элемента 4 ИИЛИ , с источником параллельного кода и со вторым входом первого элемента ИЛИ причем, выход второго элемента 2И-ИЛИ соединен с общей шиной распределител  тактов, четвертый выход распределител  операций подключен к одиннадцатому входу элемента 4И-ИЛИ, а третий выход распределител  операций соединен с двенадцатым входом элемента 4И-ИЛИ, чет- веотым входом первого элемента 2И-ИЛИ со вторым входом триггера ввода, с третьим входом второго элемента 2ИИЛИ и через третий управл ющий ключ и церазый элемент задержки с первым вхо-г дом триггера вывода, четвертый выход распределител  операций соединен со вторым входом первого управл ющего ключа, выход которого подключен к первому входу второго триггера результатов контро л , второй вход которого подключен к выходу второго выходного ключа, к первой шине результатов контрол  и к первому входу третьего выходного ключа, второй вход которого соединен с выходом второго триггера результатов контрол , а выход - со второй шиной результатов контрол  преобразовател  кодов, при этом установочна  шина преобразовател  кодов подключена к первому входу блока элементов ИЛИ, второй вход которого соединен с шиной результатов контрол  источников информации преобразовател  кодов, ретий вход соединен с шинрй результатов контрол  приемников информации и первым входом третьего триггера результатов контрол , выход которого поцклк чен через третий элемент ИЛИ ко второму входу третьего управл юшего ключа и первому вхооу четвертого Управл юшего ключа, выхоц которого соединен с установочным входом распределител  операций, другой вход третьего триггера результатов контрол  соединен с первым вькодом блока элементов ИЛИ и со вторым входом триггера вывода , кроме того выход четвертого элемента ИЛИ подключен к дифференциальному входу триггера вывода, через второй элемент задержки - ко второму входу четвёртого управл ющего ключа, к тринадцатому входу элемента 4И-ИЛИ, к п тому входу первого элемента 2И-ИЛИ, первый вход четвертого элемента ИЛИ соединен с шиной ввода последовательного кода преобразовател , с третьим входом первого выходного ключа, а второй вход - с четвертй п д входом второго элемента 2И-ИЛИ и шиной ввода параллельного кода, при этом второй выход .блока элементов ИЛИ соединен с установочныКда входами распределителей операций.и тактов и с третьим входом первого тригЬера ввода, третий выход блока элементов ИЛИ соединен со вторьп г входом триггера результата контрол , причем выход триггера вывода подключен к шине выхода преофазовател , к первому входу элемента Пирса и к дифференциальному входу п того управл клцего ключа, выход которого соединен с четвертым входом блока элементов ИЛИ, а инверсный вход п того управл ющего ключа св зан с повтора преобразовател  и со вторыми входами третьего элемента ИЛИ и элемента Пирса, выход последнего подключен ко второму входу первого входкого ключа, при этом п тый вход блока элемента ИЛИ через третий элемент задержки подключен к первой шине результатов контрол  преобразовател . На фиг. 1 представлена функциональна  схема преобразовател  кодов; на фиг, 2-4 - циклограммы его работы. Преобразователь кодов содержит п разр дный регистр 1 сдвига, количество разр дов которого равно количеству разр дов кода, образованного из.К-1 значимых m-разр дных информационных бло ков и К - ого блока с контрольной инфор мацией, количество разр дов которого равно количеству значимых информационных блоков, следовательно, h (m+l) (К-1). Первые m (входов ) 2 и (ВЬЕСОДОВ) 3 регистра 1 сдвига св заны соответствен- но с входными шинами (входами) 4 и вы ходными шинами (выходами). 5 параллель ного кода преобразовател , входна  шина (вход) в последовательного кода которого соединена с последовательным входом 7 регистра 1 сдвига, вход 8 синхронизации которого подключен к выходу элемен та 9 4И-ИЛИ. Первый вход элемента 9 4И-ИЛИ соединен с шиной 10 синхронизации преобразовател , второй, третий и четвертый входы элемента 9 4Й-ИЛИ со единеНы с шиной 11 синхронизации преобразовател . Выход; 12 переноса регист ра 1 сдвига через выходной ключ 13 подключен к выходной шине (выходу) 14 последовательного кода преобразовател . Шина 15 последовательного кода соединена с п тым и шестым входами элемента 9 4И-ИЛИ и через элемент 16 ИЛИ и входной ключ 17 - со входом триггера 18 ввода, выход которого подключен к седьмому и восьмому входам элемента 9 4И-ИЛ1И и ко входу элемента 19 2И-ИЛИ, второй и третий входы которого соединены с шиной 11 синхронизации преобразовател . Выход элемента 19 2И-ИЛИ св зан с входом распределител  20 .тактов, емкость которого равна п . Выходы распределител  20 тактов соединены с адресными шинами 21 преобразовател  и со входами 22 синхронизации регистра 1 сдвига, выход переноса распределителей 2О тактов соединен со входом распределител  23 операций, старший разр д распределител  2О тактов подключен ко вж. ду выходного ключа 24, второй вход и торого соединен с выходом триггера 25 результатов контрол , другой выход которого подключен ко входу управл ющего ключа 26. Счетный вход триггера 25 результата контрол  св зан с другим последовательным входом регистра 1 сдвига и с выходом управл кщего ключа 27, Один из входов управл ющего влюча 27 соединен с выходом 12 переноса регистра 1 сдвига , другой - через элемент 28 ИЛИ со вторым и третьим выходами распределител  23 операций. Выход распределител  23 операций подключен к дев тому входу элемента 9 4И-ИЛИ н ко входу элемента 29 2И-ИЛИ, второй вход которого св зан с дес тым входом элемента 9 4И-ИЛИ , с шиной 30 параллельного кода и со вторым входом элемента 16 ИЛИ. Выход элемента 29 2И-ИЛИ соединен с общей шиной распределител  20 тактов. Второй выход распределител  23 one-v раций подключен к одиннадцатому входу элемента 9 4И-ИЛИ. Третий выход распределител  23 операций св зан со вторым входом выходного ключа 13, двенадцатым входом элемента 9 , четвертым входом элемента 19 2И-ИЛИ, с установочным входом триггера 18 ввода, с третьим входом элемента 29 2И-ИЛИ и через управл юший гапоч 31 и элемент 32 задержки - со входом триггера 33 вывода. Четвертый выход распределител  23 операций соединен через второй вход управл ющего ключа 26с установочным входом триггера 34 результатов контрол , счетный вход которого подключен к выходу выходного ключа 24, к шине 35 результатов контрол  преобразовател  и ко входу выходного 1слюча 36, второй вход которого св зан с выходом триггера 34 результатов контрол , а выход - с шиной 37 результатов контрол  преобра-. зовател . Установочна  шина 38 преобразовател  подключена ко входу блока 39 элементов ИЛИ. Второй вход блока 39 элементов ИЛИ соединен с шиной 40 результатов контрол  источников информашш преобразовател . Третий вход блока 39 элементов ИЛИ соединен с шиной 41 результатов контрол  приемников информации и со входом триггера 42 результатов конт рол  приекшиков информации, выход рого подключен через элемент 43 ИЛИ ко второму входу управл юшего ключа 31 и ко входу улравп пощего кнюча 44, выход которого св зан с установочным Е1ходом распределител  23 операций. Дрзпгой вход триггера 42 результатов контрол  приел никоБ информации соединен,с выходом бирка 39 элементов ИЛИ и с другим вхо дом триггера 33 вывода. Выход элемента 45 ИЛИ подключен к дифференциалшому входу триггера 33 вывода и через элемент 46 задержки - ко второму входу управл ющего ключа 44-. Выход элемента 45 ИЛИ св зан с три надцатым входом элемента 9 4И-ИЛИ, п тым входом элемента 19 2И-ИЛИ, вхо ды элемента 45 ИЛИ соединены с шина ми 47 и 48 ввода последовательного и параллельного кодов преобразовател , и, соответственно, с третьим входом выходного ключа 13 и с четвертым входом элемента 29 2И-ИЛИ. Е горой выход блока 39 элементов ИЛИ св зан с установочными входами распределителей 23 и 2 О операций И тактов и с другим установочным входом триггера18 ввода. Третий выход йюка 3 9 элементов ИЛИ соединен с установочным входом счетного триггера 25 результатов контрол . Вы ход триггера 33 вывода подключен к ши не 49 выхода преобразовател , ко входу элемента 5О Пирса и к дифференциальному входу управл ющего ключа 51, выход которого соединен с четвертым входом . блока 39 элементов ИЛИ. Инверсный вхб . управл ющего кЛюча 51 св зан с ыганой 52 повтора преобразовател  и со вторыми входами элемента 43 ИДИ и элемента 50 Пирса. . Выход последнего подключен ко второму входу входного ключа 17. П тый вхоц блока 39 элементов ИЛИ подключен чероз элемент 53 задержки к шине 3 5 результатов контрол  преобразовател .Выхо триггера 18 ввода подключен к шине 54 ввода преобразовател . Преобразователь работает следующим образом. Перед началом работы проводитс  ус , тановка в исходное состо ние всех элементов через блок 39 элементов ИЛИ сигналом общий сброс приходшним на установочную шину 38. В исходном состо нии на первом выходе распределител  23 операций про вл етс  сигнал. . Данный преобразователь может принимать информацию из источников с последовательным или параллельным кодом, контролировать ее и передавать в приемники с последовательным или параллельным кодами. Рассмотрим работу преофазовател  при вводе информации из источника параллельного кода. При поступлении с шины 30 сигнал вьюода источника параллельного кода, в смтучае, если преофазователь не проводит работу с приемниками информашга (отсутствует сигнал вывод на шине 3 49 и через элемент 50 Пирса иа входной ключ 17 поступает разрешающий сигнал), вводитс  триггер 18 ввода, и в источник подаетс  сигнал ввод через шину 54. Циклограмма работы преобразовател  при приеме информации из шины 30 параллельного кода представлена на фиг. 2. Синхроимпульсы, приход щие с шины 11, через элементы 19 2И-ИЛИ поступают на распределитель 2О тактов. ОдновреAteHHo эти же импульсы через элемент 9 4Й-ИЛИ поступают на вход 8 синхронизации регистра 1 сдвига. На общую шину распределител  2О тактов поступает разрешак иий сигнал через элемент 29 2И-ИЛИ, так как в исходном состо нии этот элемент приоткрыт разрешающим потенциалом с первого выхода распределител  23 операций. С У выходов распределител  2О тактов импульсы Адресов информационных б оков поступают в источник информации через шину 21 и одновременно на параллельные входы 22 синхронизации регистра 1 сдвига. Из источника информации соответственно каждому адресу в преофазователь поступает информационный m - разр дный блок через шину 4 на первые гп входов 2 регистра 1 сдвига. По совпадению адреса информационного блока с т-ым импульсом сдвига . происходит запись этого информационного блока в регистр 1 сдвига. , До прихода следующего информационного потока из источника информации в регистр 1 происходит сдвиг записанной информации на m разр дов. : После записи последнего информационного потока происходит контроль запианной информации. При этом по заднему фрошу последней п-юго синхроимпульса состо ние распределител  23 операций измен етс , и по вл  етс  сигнал на следующем выходе распределител  23, снимаетс  разрешак щй сигнал с ойцей шины распределител  2 О, и приоткрьюаетс  управл ющий ключ 27 через элемент 28 ИЛИ, Импульсы при сдвиге с выхода 12 регистра 1 сдвига через ключ 27 поступаю на другой вход синхронизации этого же регистра 1. Выходные импульсы с регистра 1 сдвига одновременно поступаюти на счетный вход триггера 25 результатов контрол . Если при поступлении К-го адреса инI формационного биока с выхода распределител  2О на вход ключа 24 на выходе этого ключа нет сигнала, то это cooTBeivствует отсутствию искажений информации. Источник информации снимает сигнал вывода с шины 30. Операци  контрол  на этом заканчиваетс  и по вл етс  сигнал на следующем выходе распределител  23. Через управл ющий ключ 31 с задержкой на элементе 32 задрежки взводитс  тригг ер 33 вывода, и на выход преофазовател  поступает сигнал выход через ши- ну 49 (фиг. 2а). Если по результатам контрол  информации на выходе ключа 24 по витс  сигнал об искажении (фиг. 26), то через элемент S3 задержки и блок 39 элементов ИЛИ обнул ютс  все элементы пам ти , кроме триггера 34 результатов ков грол , который взводитс  по заднему фронту сигнала с ключа 24 . В источник поступает сигнал через шину 35, свидетепь Ьтвующий об искажении информации. По получении этого сигнала источник информации снимает сигнал вывод из. источника параллельного кода и с задержкой вновь его выдает. Процесс записи информации и контрол  повтор етс  аналогично выше описанному. В случае повторного получени  сигнагла об искажении информации в источник поступает сигнал аварийного ее искажени  через триггер 34 результатов контрол , выходной ключ 36 и шину 37. При этом данный преобразователь устанавливаетс  в исходное состо ние через блок 39 элементов ИЛИ. ;Если при записи информации в преобразователь из источника информации через шину 40 поступает сиг нал искажени  информации, то через блок элементов ИЛИ преофазователь устанавливаетс  в исходное состо ние, а сигнал вывод из источника параллельного кода вновь не поступает (фиг. 2в). При вводе информации из источника последовательного кода преобразователь работает следующим образом. При поступлении на шину 15 сигнала вывод из источника последовательного кода, в случае, если преобразователь не работает по выводу инфзрмашш, взволит с  триггер 18 ввода, и в источник подаетс  сигнал ввод через шину 54, аналогично вьпцеописанному. Циклограмма работы преобразовател  при приеме информации из источника последовательного кода представлена на фиг. 3. По получении источника информации сигаала ввод источник начинает выдавать в преофазователь информадгоо в последовательном коде через входную пш- ну 6 на вход 7 регистра 1 сдвига. Синхроимпульсы, проход5шше на нпшу 10 синхронизации, через элемент 9 4И- ИЛИ поступают на последовательны вход 8синхронизации регистра 1 сдвига. По заднему фронту входного информационного импульса происходит запись информации в регистр 1, а при поступлении одного импульса синхронизации на вход 8 происходит сдвиг записанной информации на один разр д. Одновременно синхроимпул1#:ы, приход щие с шины 10, поступают на распределитель 2 О тактов. Импульс переноса с распределител  20 тактов, соответствующий п -ому входному импульсу синхронизации , поступает на распределитель 23 операций, и по вл етс  сигнал на другом выходе этого распределител . Этим сигналом открываетс  элемент 9 4И-ИЛИ и через элемент 28 ИЛИ - управл ющий ключ 27. Начинаетс  второй этап - контроль записанной информации, который проводитс  аналогично вышеописанному . При выводе информации в приемник параллельного кода преобразователь работает следующим образом. Вывод информации из преоЬразовагел  в приемник начинаетс  только после По влени  на шине 49 сигнала вьтод. При этом открыт слео ющий выход распределител  23 операций. По сигналу вывод приемник, если он свободен, формирует ответный сигнал ввод. Сигнал ввод из приемника параллельного кода, приход щий на шину 48, через элемент 45 ИЛИ открывает элемент 9 4И-ИЛИ и элемент 19 2И-ИЛИ, а через элемент 29 2И-ИЛИ подает разрешающий сигнал на общую шину распределител  2О тактов. Импульсы синхронизации поступают с шины 11 через элемент 9 4И-ИЛИ и элемент 2И-ИЛИ на распределитель 20 тактов и на регистр 1 сдвига и сдвигают информашао, котора  контролируетс  аналогично вышеописанному. Адреса информатионных блоков с вы- JcoHpB распределител  20, поступающие в приемник через шину 21, разрешают считывать поочередно m разр дные инфорз мационные массивы с первых выходов 3 регистра 1 сдвига через шину 5 в прием ник (фиг. 4а). По окончании вьюачи последнего адреса информационного блока срабатывает распределитель 23 операций , оканчиваетс  сигнал с указанного выхода распределител  23, и по вл етс  {сигнал со следующего выхода. При этом закрываютс  элементы 9 4И-ИЛИ и 19 2И-ИЛИ и управл ющий ключ 27. Сдвиг информации в регистре 1 сдвига И ра- . бота распределител  2 О прекращаютс . Приемник получив информацию, начинает ее контролировать, и по окончанию контрол  снимает сигнал ввод из прием ника параллельного кода с щины 48. По окончании этого сигнала через эле мент 45 ИЛИ сбрасываетс  триггер 33 вывода, и сигнал вывод с шины 49 снимаетс . Если приемник не контролирует прин тую информацию, то вне зависимости от качества прин той информации он должен прекратить выдачу сигнала ввод. При этом операци  вывода информации в приемник оканчиваетс . Если в процессе контрол  при выводе информации в данном преобразователе по  вл етс  сигнал искажени  информации, то данный преобразователь устанавливаетс  в исходное состо ние, т.е. сбрасываютс  все логические элементы и регистр (физр. 46). Триггер 34 результатов контрол  сбрасываетс  через управ л ющий ключ 26 после сброса триггера 25. Сигнал искажени  информации поступает в приемник через шину 35, и.прием ник устанавливаетс  в первоначальное ис ходное состо ние. Повторной выдачи информацтта в приемник не происходит. Если при. приеме информации из ника по вилс  сигнал искажени  информации , а при повторном приеме искажени информации не произойдет, то триггер 2 остаетс  взведенным. И при передаче искаженной информации в приемник на шине 37 по витс  сигнал аварийного искажени информации. Если по окончании контрол  прин той информации в приемнике по витс  сигнал об искажении информации, то атим сигналом приемник устанавливаетс  в исходнов состо ние. По окончании сигаала ввод из приемника параллельного кода снимаетс  сигнал вывод., Приход щий на шину 41 сигнал искажени  информации взводит триггер 42 результата контрол  приемников информации, и через элементы 43 и 31 и элемент 32 задержки снова ваводитс  триггер 33 вывода , и на выходной шине 49 по вл етс  сигнал вывод. При этом распределитель 23 операций через элемент 46 задержки и управл  наций ключ 44 устанавливаютс  в состо ние соответствующее операции вывод. Операци  вывод информации в приемник параллельного кода повторитс  (фиг. 4в). В случае, если требуетс  дважды или более раз вьшести одну и ту же инс1юрмацию из преобразовател  в один или несколько приемников, то на шину 52 должен бьпъ подан cviraaif. повтор до момента окончани  сигнала ввод из приемника параллельного коДа. Этот сигнал через элемент 43 ИЛИ держит триггер 33 вывода во взведенном состо нии через управл ющий ключ 31 во врем  вывода информации. По окончании вывода, т.е. после сн ти  приемником сигнала ввод из приемника параллельного кода с шинь. 48, триггер 33 вывода будет обнулен. Распределитель 23 операций установитс  по окончании сигнала ввод из приемника в состо ние, соответствующее этапу вывода информации. Операци  вывода информации в приемник повторитс . Если сигнал повтор снимаетс  с шины 52 раньше окончани  сигнала вывод то последующей выдачи . информации в приемник не €удет (фиг.4г). И преобразователь через ключ 51 и блок 39 элементов ИЛИ установитс  в исходное состо ние. Рассмотрим работу преобразовател  при выводе информации в приемник последовательного кода. Вывод информа.шш в npHeivfflHK последовательного кода начинаетс  с момента поступлени  из приемника на шину 47 сигнала ввод из приемника последовательного кода. По этому сигна; открываютс  элеменгы 9 4И-ИЛИ и 19 2И-ИЛИ. и выходной Ключ 13. Импульсы синхронизации с шины 11 поступают на распределитель 20 тактов и на регистр I сдвига. Информаци , записанна  в регистр 1, поступает через выходной ключ 13 и последовательный выход 14 преофазовател  в приемник. Одновременно эта информаци  контролиру етс . По окончании п -ого синхроимпульса срабатьгеает распределитель 23 операций и по вл етс  сигнал на соответствующем выходе этого распределител , при этом закрьшаютс  элементы 9 4И-ИЛИ и 19 2И-ИЛИ и выходной ключ 13. В случае положительного регультата контрол  информации в приемнике последний снимает сигнал ввода из приемника последовательного к;ода, а по его окончании снимаетс  сигнал вывод из преобразовател  с триггером 33 вывода. Пре образователь устанавливаетс  в исходное состо ние. На этом операци  вьюода информации в приемник последовательного кода пр6 кращаетс . . В случае поступлени  сигналов повтор или сигнала искажени  информации из при емника или получени  своего искажени  информации преобразопагель будет работать анало ично случаю передачи инфор-маций в приемник параллельного кода в части процессов управлени . Таким офазом, предлагаемый преоб. разоватбль проводит работу с системаШ с последовательным и параллельным пред ставлением информации. Он -может быть использован и в качестве буферного уст poitoTBa и при приеме и передаче информа ции. Предлагаемый преобразователь может контролировать прин тую информацию передавать одну и ту же информацию в приемник несколько раз, при этом контро лиру  ее. Все вышеуказанное расшкрйет функциональные возможности предлагаемо го преобразовател  и позвол ет испойьзовать его во многих дискретных системах с двоичным представлением информации. фо рмула изобретени  Преобразователь кодов, содержащий разр дный регистр сдвига, первые входы которого соединены с входными шинами параллетшного кода, другой вход - с вход ной шиной последовательного кода, первые выходы подключены к выходным шинам параллельного кода, а выход переноса через первый выходной ключ подключе к выходной шине последовательного кода элемент 4И-ИЛИ, выход которого соединен с первым входом синхронизации ре гистра сдвига, первый вход - с первой шиной синхронизации преобрааовагел  кодов , второй, третий и четверппьгй входы с второй шиной синхронизации преобразовател  кодов, распределитель тактоаа, три геры результата контрол , В содные ключи. и элементы задержки, отличающийс  тем, что, с целью расширени  функциональных возможностей, в него введены распределитель операций, элементы 2И-ИЛИ, элемент Пирса, элементы ИЛИ, выходные и управл клдие ключи, триггеры ввода и вьюода и биок элементов ИЛИ, п тый и шестой входы элемента 4И-ИЛИ соединены с источником последователшого кода и через первый элемент ИЛИ и первый входной .ключ с первым входом триггера ввода, выход которого подключен к седьмому и восьмому входам элемента 4И-ИЛИ, шине ввода преобразовател  кодов и первому входу первого элемента 2И-ИЛИ, второй и третий входы которого соединены с второй шиной синхронизации, а выход,- с первым входом распределител  тактов, первые выходы которого соединены-с адресными шинами преобразовател  кодов и с другими входами, синхронизации регистра сдвига , выход переноса распределител  тактов соединен с первым входом распределт-ггел  операций, выход старшего разр да распределител  тактов подключен к входу второго выходного ключа, второй вход которого соединен с выходом первого триггера результатов контрол , другой его выход подключен к входу первого управл ющего ключа, при этом счетный вход первого триггера результата контрол  соединен с соответствующим последовательным входом регистра сдвига и с выкоаом второго управл ющего ключа, один из Входов «Которого соединен с выходом переноса регистра сдвига, а другой с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом первого выходного ключа, вторым входом первого управл ющего ключа и первым выходом распределител  операций, второй его выход подключен к второму входу второго элемента ИЛИ, третий выход распределител  операций подключен к дев тому входу элемента 4И-ИЛИ и к первому входу второго элемента 2 И-И ЛИ, второй вход которого соединен с дес тым входом элемента 4И-ИЛИ, с источником параллельного кода и с вторым входом первого элемента ИЛИ, причем выход второго элемента 2 И-И Л И соединен с общей шиной распределител  тактов, четвертый выход распределител  операций подключен к

одиннадцатому входу элемента 4И-ИЛЙ, а третий выход распределител  операций.j соединен с двенадцатым входом элемента 4И-ИЛИ, четвертым входом первого элемента 2И-ИЛИ, с вторым входом тригг ра ввода, с; третьим Входом второго элемента 2 И-ИЛИ и через третий управл ющий ключ и первый элемент задержки с первым входом тригзгёра вывода, четвертый выход распределител  операций соединен с 1вторым входом первого управл ющего ключа, выход которого подключен к первому входу второго триггера результатов контрол , второй вход которого подключен к выходу второго выходного ключа, к первой шине результатов кош рол  и к первому входу третьего выходного ключа, второй вход которого соеди нен с выходом второго триггера результатов контрол , а выход - с второй шиной результатов контрол  преофазовател  кодов , при этом установочна  шина преобразовател  кодов подключена к первому 1Ёа:оду блока элементов ИЛИ, второй вход которого соединен с шиной результатов . контрол  источников информации преобразовател  кодов, третий вход соединен с шиной результатов контрол  приемников .информации и с первым входом третьего триггера результатов контрол , выход которого подключен через третий элемент . ИЛИ к второму входу третьего управл ющего ключа и к первому входу четвертого управл кщего ключа, выход которого соединен с установочным входом распределител  операций, другой вход третьего триггера результатов контрол  соединен с первым выходом блока элементов ИЛИ и с вторым входом триггера вывода, кроме того, выход четвертого элемента ИЛИ подключен к дифференциальному вкоду-триггера вывода, через второй элемент задержки - к втброму входу четвертого управл кщехчз ключа, к тринадцатому входу элемента 4И-ИЛИ, к п тому входу первого элемента 2И-ИЛИ, первый еход четвертого элемента ИЛИ соединен с шиной ввода последовательного кода преофазовател  с третьим входом первого выходного ключа, а второй вход с четвертым входом второго элемента 2И ИЛИ и шиной ввода параллельного кода, при этом второй выход блока элементов ИЛИ соединен с установочными входами распределителей операции и тактов и с третьим входом первого триггера ввода, третий выход блока элеме1ггов ИЛИ соединен с вторым входом первого триггера результата контрол , причем выход триггера вывода подключен к шине выхода преобразовател , к первому вхоцу элемен та Пирса и к дифференциальному входу п того управл ющего ключа, выход которого соединен с четвертым входом блока элемента ИЛИ, а инверсный вход п того управл юшего ключа св зан с шиной повтора преобразовател  и с вторыми выходами третьего элемента ИЛИ и элемента Пирса, выход последнего подключен к второму. входу первого входного ключа, при этом п тый вход блока элементов ИЛИ через третий элемент задержки подключен к первой шине результатов контрол  преобразовател .

Источники информации, прин тые во внимание при экспертизе

1.Патент США № 3199099, кл. 340-347, 1962.

2.Авторское свидетельство СССР № 767751, кл. Н 03 К 13/24, 22.07.77.

f5 Г-

л I т .

у/ п{п п п.

jШJiJ JlJL....

Запис е ffffffmpMb ун.

t/fi.

3S

in

n

n

n

n

Claims (2)

1. дЬо рмула изобретения

   Преобразователь кодов, содержащий разрядный регистр сдвига, первые входы которого соединены с входными шинами параллельного кода, другой вход - с вход-⁵⁰ ной шиной последовательного кода, первые выходы подключены к выходным шинам параллельного кода, а выход переноса через первый выходной ключ подключен к выходной шине последовательного кода, ⁵⁵ элемент 4И-ИЛИ, выход которого соединен с первым входом синхронизации регистра сдвига, первый вход - с первой шиной синхронизации преобразователя кодов, второй, третий и четвертый входы с второй шиной синхронизации преобразователя кодов, распределитель тактов, триггеры результата контроля, входные ключи, и элементы задержки, отличающийся тем, что, с цепью расширения функциональных возможностей, в него введены распределитель операций, элементы 2И-ИЛИ, элемент Пирса, элементы ИЛИ, выходные и управляющие ключи, триггеры ввода и вывода и блок элементов ИЛИ, причем пятый и шестой входы элемента 4И—ИЛИ соединены с источником последовательного кода и через первый элемент ИЛИ и первый входной ключ с первым входом триггера ввода, выход которого подключен к седьмому и восьмому входам элемента 4И-ИЛИ, шине ввода преобразователя кодов и первому входу первого элемента 2И-ИЛИ, второй и третий входы которого соединены с второй шиной синхронизации, а Выход,— с первым входом распределителя тактов, первые выходы которого соединены - с адресными шинами преобразователя кодов и с другими входами синхронизации регистра сдвига, выход переноса распределителя тактов соединен с первым входом распределителя операций, выход старшего разряда распределителя тактов подключен к входу второго выходного ключа, второй вход которого соединен с выходом первого триггера результатов контроля, другой его выход подключен к входу первого управляющего ключа, при этом счетный вход первого триггера результата контроля соединен с соответствующим последовательным входом регистра сдвига и с выходом второго управляющего ключа, один из входов которого соединен с выходом переноса регистра сдвига, а другой с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом первого выходного ключа, вторым входом первого управляющего ключа и первым выходом распределителя операций, второй его выход подключен к второму входу второго элемента ИЛИ, третий выход распределителя операций подключен к девятому входу элемента 4И-ИЛИ и к первому входу второго элемента 2И-ИЛИ, второй вход которого соединен с десятым входом элемента 4И-ИЛИ, с источником параллельного кода и с вторым входом первого элемента ИЛИ, причем выход второго элемента 2И-ИЛИ соединен с общей шиной распределителя тактов, четвертый выход распределителя операций подключен к

   917340 16 рой элемент задержки - к второму входу четвертого управляющего ключа, к тринадцатому входу элемента 4И-ИЛИ, к пятому входу первого элемента 2И-ИЛИ, .15 одиннадцатому входу элемента 4И-ИЛЙ, а третий выход распределителя операций., соединен с двенадцатым входом элемента 4И—ИЛИ, четвертым входом первого элемента 2И-ИЛИ, с вторым входом трит- 5 'первый вход четвертого элемента ИЛИ гера ввода, ες третьим Входом второго ' элемента
2. 2 И-ИЛИ и через третий управляющий ключ и первый элемент задержки с первым входом триггера вывода, четвертый выход распределителя операций coединен с вторым входом первого управляющего ключа, выход которого подключен к первому входу второго триггера результатов контроля, второй вход которого подключен к выходу второго выходного ключа, к первой шине результатов контроля и к первому входу третьего выходного ключа, второй вход которого соединен с выходом второго триггера результатов контроля, а выход - с второй шиной результатов контроля преобразователя кодов, при этом установочная шина преобразователя кодов подключена к первому Ъходу блока элементов ИЛИ, второй вход которого соединен с шиной результатов . контроля источников информации преобразователя кодов, третий вход соединен с шиной результатов контроля приемников .информации и с первым входом третьего триггера результатов контроля, выход которого подключен через третий элемент . ИЛИ к второму входу третьего управля15 соединен с шиной ввода последовательного кода преобразователя с третьим входом первого выходного ключа, а второй вход с четвертым входом второго элемента 2 ИИЛИ и шиной ввода параллельного кода, при этом второй выход блока элементов ИЛИ соединен с установочными входами распределителей операции и тактов и с третьим входом первого триггера ввода, третий выход блока элементов ИЛИ соединен с вторым входом первого триггера результата контроля, причем выход триггера вывода подключен к шине выхода преобразователя, к первому входу элемента Пирса и к дифференциальному входу пятого управляющего ключа, выход которого соединен с четвертым входом блока элемента ИЛИ, а инверсный вход пятого управляющего ключа связан с шиной повтора преобразователя и с вторыми выходами третьего элемента ИЛИ и элемента Пирса, выход последнего подключен к второму. входу первого входного ключа, при этом пятый вход блока элементов ИЛИ через третий элемент задержки подключен к первой шине результатов контроля преобразователя.

   ющего ключа и к первому входу четвертого управляющего ключа, выход которого соединен с установочным входом распределителя операций, другой вход третьего триггера результатов контроля соединен с первым выходом блока элементов ИЛИ и с вторым входом триггера вывода, кроме того, выход четвертого элемента ИЛИ подключен к дифференциальному входу триггера вывода, через вто·