SU1695305A1 - Устройство дл формировани контрольного признака - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах передачи данных. Цель изобретени  - повышение достоверности контрол  устройства. Устройство содержит регистры 3,14, элементы И 4-8, элементы ИЛИ 9-12, сумматор 13, блоки 15, 16 пам ти, коммутатор 17, элементы задержки 18, 25, элемент НЕ 19, счетчики 20, 22, дешифраторы 21,23, триггер 24. Контролируемое слово разбиваетс  на л групп разр дов по s разр дов в каждой. Счетчик 20 и дешифратор 21 управл ет накоплением в регистре 3 групп по s разр дов. Блок 15 пам ти ставит в соответствие каждой группе част- ный контрольный признак, которые запоминаютс  по пор дку в  чейках блока 16 пам ти. После приема всего слова начинают передаватьс  на выход устройства частные контрольные признаки и сумма всех групп разр дов по модулю q 2s. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи данных.

Цель изобретения - повышение достоверности контроля устройства.

На чертеже приведена функциональная схема устройства.

Устройство содержит информационный 1 и тактовый 2 входы, первый регистр 3, элементы И 4-8, элементы ИЛИ 9-12, сумматор 13, второй регистр 14, блоки 15 и 16 ! памяти, коммутатор 17, первый элемент 18 задержки, элемент НЕ 19, первый счетчик 20, первый дешифратор 21, второй счетчик 22, второй дешифратор 23, триггер 24, второй элемент 25 задержки и выход 26 устройства.

Информационное слово разбивается на η частей по s разрядов в каждом. Контроль' ный признак R(A) представляет собой свертку слова по модулю q = 2^s(r(A)) и совокупность η остатков fi(«i) частей слова от деления на число qi < q: R(A) = r(A), fi( ел), fs( os) fn( On).

Устройство работает следующим образом.

В исходном состоянии первый 20 и второй 22 счетчики, триггер 24 и второй регистр 14 установлены в нулевое состояние. Следо: вательно, разрешена передача информации через первую группу входов коммутатора 17 и открыты входы элементов И 4,5 и 7, соединенные с инверсным выходом триггера 24. Кроме того, нулевым сигналом с первого выхода второго дешифратора 23 закрыт элемент И 5, а через элемент НЕ 19 открыт элемент И 4.

С приходом каждого информационного сигнала по входу 1 устройства и связанного с ним тактирующего сигнала по входу 2 устройства происходит изменение состояния первого счетчика 20, выдача информационного символа на выход 26 устройства через элементы И 4 и ИЛИ 9, а также запись со сдвигом информационных символов в первый регистр 3.

После приема s символов текущей группы на первом выходе дешифратора 21 появляется единичный сигнал, который через элемент И 7 поступает в качестве разрешающего сигнала на вход чтение первого блока 15 памяти. При этом с выхода первого регистра 3 снимается число О), которое в сумматоре 13 складывается с содержимым второго регистра 14 (в первом цикле сложения - с нулем), а на выходе блока 15 памяти формируется частный контрольный признак fi( си) обрабатываемой группы. После этого сигналом, задержанным элементом 18 задержки на время выборки из блока 15 памя ти и сложения, разрешается запись суммы во второй регистр 14, частного контрольного признака - в блок 16 памяти, а также через элемент ИЛИ 11 - изменение состояния счетчика 22.

Такая процедура повторяется до окончания приема n-й группы кодируемого слова. За это время в регистре 14 формируется контрольный признак вырожденного ВГ-кода 1 ^Г(А) =^Σ ojq ·

В блок 16 памяти записывается п частных контрольных признаков fi(cq), а второй счетчик 22 устанавливается в η-e состояние. После этого единичным сигналом с первого выхода дешифратора 23, соответствующего η-му состоянию счетчика 22, через элемент ИЛИ 10 разрешается завпись s-разрядного кода с выхода регистра 14 по входу, параллельному информационному входу регистра 3. При этом (s-m) разрядов этого кода подаются на регистр 3 непосредственно с регистра 14, a m младших разрядов - через первую группу входов с выхода коммутатора 17. Кроме того, этим же сигналом дешифратора 22, поступающим на вход элемента И 5, к выходу 26 устройства подключается старший·разряд выхода регистра 3, а через элемент НЕ 19 запрещается прохождение на выходе 26 устройства информации с входа 1 устройства через элемент И 4.

С приходом следующих s тактирующих сигналов по входу 2 устройства на выход 26 устройства с регистра 3 через элемент И 5 выдается s разрядов контрольного признака вырожденного ВГ-кода г(А). После этого сигналом с выхода элемента 14 7 разрешено чтение с первого блока 15 памяти и последующая запись во второй блок 16 памяти частного контрольного признака fn(r(A)) от контрольного признака г(А) и второй счетчик 22 переходит в очередное (п+1)-е состояние. При этом сигналом с второго выхода второго дешифратора 23 второй счетчик 22 устанавливается в нулевое состояние, а триггер 24— в единичное состояние. В результате закрывается прохождение информации через первую группу информационных входов, коммутатора 17 и элементы И 4,5 и 7 и открываются элементы 14 6 и 8. Теперь на выход коммутатора-17 проходит информация с второй группы его информационных бходов. Происходит также изменение коэффициента счета первого счетчика 20 с S; на т, отключение цепей формирования й записи контрольных признаков и подключение m-го разряда выхода регистра 3 к выходу 26 устройства. Кроме того, сигналом с второго выхода дешифратора 23 через элемент ИЛИ 12 выдается сигнал чтения информации с второго блока 16 памяти и через элемент 25 задержки - сигнал записи на регистр 3. При этом первый частный контрольный признак считывается из блока 16 памяти и переписывается в регистр 3. Устройство переводится в режим выдачи частных контрольных признаков.

С приходом следующих s тактирующих сигналов по входу 2 устройства на выход 26 устройства с m-го разряда выхода регистра 3 через элемент И 6 выдается m разрядов частного контрольного признака очередной группы. После этого с второго выхода дешифратора 21, соответствующего m-му состоянию счетчика 20, через открытый элемент И 8 и элемент ИЛИ 11 устанавливается в нулевое состояние первый счетчик 20, изменяется состояние второго счетчика 22, а через элемент ИЛ И 12 из блока 16 памяти записывается э регистр 3 очередной частный контрольный признак fi(oi) и устанавливается в нулевое состояние регистр 14.

. Этот процесс повторяется (п+1) раз до перехода счетчика 22 в (п+1)-е состояние. За это время на выход 26 устройства передаются все частные контрольные признаки, после чего счетчик 22 и триггер 24 устанавливаются в нулевое состояние. Счетчик 20 и регистр 14 также устанавливаются в нулевое состояние и устройство готово к кодированию очередного слова.

Таким образом, за (n+1) (s+m) тактов устройство принимает, обрабатывает и передает на выход 26 совокупность из n.s информационных разрядов исходного числа и s+(n+1)m контрольных разрядов, образующих в совокупности каскадируемый вырожденный ВГ-код. Для правильного функционирования устройства интервал между поступлениями на кодирование очередных чисел должен быть не менее, чем э+(п+Т) периодов тактирующих импульсов. Устройство не вносит задержки в передачу обрабатываемой информации.

Claims (1)

1. Ф о р м у л а и з о б р е т е н и я

   Устройство для формирования контрольного признака, содержащее два регистра, первый счетчик, первый дешифратор, пять элементов И, первый и второй элементы ИЛИ, триггер, элемент НЕ, первый элемент задержки, причем выход элемента НЕ соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, информационный выход первого счетчика соединен с информационным входом первого дешифратора, отличающееся тем, что, с целью повышения достоверности контроля устройства, в него введены второй счетчик, второй дешифратор, сумматор, два блока памяти, коммутатор, второй элемент задержки и третий и четвертый элементы ИЛИ, причем последовательный информационный вход первого регистра и второй вход первого элемента И подключены к информационному входу устройства, выход первого регистра соединен с первым информационным входом сумматора, выход результата которого соединен с информационным входом второго регистра, выход которого соединен с вторым информационным входом сумматора, старший разряд выхода первого регистра соединен с первым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ. выход которого является выходом устройства, т-й разряд выхода первого регистра соединен с первым входом третьего элемента И, выход которого соединен с третьим входом первого элемента ИЛИ (m = Iog2qi. rfleqi - модуль контроля), первый и второй выходы первого дешифратора соединены с первыми входами четвертого и пятого элементов И соответственно. выход четвертого элемента И соединен с входом чтения первого блока памяти и входом первого элемента задержки, выход которого соединен с тактовым входом второго регистра и входом записи второго блока памяти, группа младших разрядов выхода второго регистра и группа информационных выходов второго блока памяти соединены соответственно с первой и второй группами информационных входов коммутатора, прямой и инверсный выходы триггера соединены соответственно с первым и вторым управляющими входами коммутатора, выход коммутатора и группа старших разрядов выхода второго регистра подключены к соответствующим разрядам параллельного информационного входа первого регистра, тактовый вход первого регистра и счетный вход первого счетчика подключены к тактовому входу устройства, первый выход второго дешифратора соеди-. нен с вторым входом второго элемента И, входом элемента НЕ и первым входом второго элемента ИЛИ, выход которого соединен с входом записи первого регистра, выход которого соединен с адресным входом первого блока памяти, информационный выход которого соединен с информационным входом второго блока памяти, выход первого элемента задержки соединен с первым входом третьего элемента ИЛИ, выход которого соединен с установочным входом первого счетчика и счетным входом второго счетчика, информационный выход которого соединен с адресным входом второго блока памяти и информационным входом второго дешифратора, второй выход которого соединен со счетным входом триггера, установочным входом второго счетчика и первым входом четвертого элемента ИЛИ, выход которого соединен с входом чтения второго блока памяти и входом второго элемента задержки, выход которого соединен с установочным входом второго регистра и вторым входом второго элемента ИЛИ, инверсный выход триггера соединен с третьими входами первого и второго элементов И и вторым входом четвертого эле5 мента И, прямой выход триггера соединен с вторыми входами третьего и пятого элементов И, выход пятого элемента И соединен с вторыми входами третьего и четвертого элементов ИЛИ.