RU1805481C - Устройство дл идентификации кодограмм-сообщений - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Его использование в системах управлени  прин тием решений позвол ет повысить быстродействие устройства. Эта цель достигаетс  благодар  тому, что в устройстве непрерывно отслеживаетс  номер вводимой кодограммы дл  записи под этим номером в дополнительный блок пам ти. При необходимости в повторной выдаче какой-либо кодограммы ее номер вводитс  в устройство и по нему из дополнительного блока пам ти выдаетс  нужна  кодограмма без перебора и выдачи всех остальных. 3 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может использоватьс  в системах управлени  прин тием решений.

Цель изобретени  состоит в повышении быстродействи  устройства.

На фиг.1 приведена функциональна  схема устройства; на фиг.2 - пример выполнени  блока пам ти; на фиг.З - пример выполнени  селектора ошибок.

Устройство содержит первый блок 1 пам ти , селектор 2 ошибок, группу 3 элементов И, первый 4 и второй 5 регистры, первый счетчик 6, группу 7 элементов ИЛИ, первый 8 и второй 9 дешифраторы, первый 10, второй 11, третий 12 и четвертый 13 элементы И, первый триггер 14, первый 15 элемент ИЛИ, первый 16, второй 17, третий 18, четвертый 19, п тый 20 элементы задержки, шестой элемент 21 задержки, третий регистр 22, компаратор 23, второй 24 элемент ИЛИ, второй триггер 25, п тый элемент 26

И, второй счетчик 27 и второй блок 28 пам ти , входы 29-35 и выходы 36-41.

Первый 1 блок пам ти (фиг.2) содержит группы 42-44 элементов И и регистры 45- 47, входы 48-53.

Селектор 2 ошибок (фиг.З) содержит дешифраторы 54-56, блоки 57-59. элементы 60-68 и триггеры 69-71, входы 72-74. Выходы не равно и равно компаратора 28 обозначены 75 и 76.

Устройство работает следующим образом .

На входы 29 последовательно поступают признаки кодограмм-сообщений, которые синхроимпульсами с входа 30 запи сываютс  в регистр 4, с выхода которого коды поступают на входы 48 блока 1 пам ти .

После задержки на элементе 16 задержки на врем  записи кода в регистр 4 тот же синхронизирующий импульс поступает на синхронизирующий вход 52 блока 1 пам ти,

00

о ел

00

адресные входы 49- 51 которого подключены к соответствующим выходам дешифратора 8.

Учитыва , что счетчик 6 и регистр 5 к насто щему моменту сброшены в ноль, на входе дешифратора 8 будет нулевой код и высоким пбтенциалрм на его крайнем выходе будет открыта по входу 49 группа 42 элементов И блока 1.

Синхронизирующий импульс с входа 52 блока 1, поступа  на синхровход элементов 42 И и регистра 45 блока 1, переписывает содержимое регистра 4 в регистр 45 блока 1. Таким образом, в регистре 45 будет зафиксирован код первого признака кодог- раммы.

Кроме того, с выхода элемента 16 задержки синхроимпульс поступает на вход элемента 17 задержки, где задерживаетс  на врем  записи первого признака в регистр 45 и затем поступает на вход элемента 10 И, открытого по другому входу высоким потенциалом с инверсного выхода триггера 14,

Пройд  через элемент 10 И на счетный вход счетчика 6, этот синхроимпульс увеличивает адрес, формируемый счетчиком на единицу. В результате этого к информационным выходам регистра 4 через элементы 43 и подключаетс  регистр 46.

Затем второй признак кодограммы через входы 29 поступает в регистр 4 и синхроимпульс с входа 30 поступает на синхровход регистра 4 и записываетс  в него очередной

код.

Описанным образом этот код затем записываетс  в регистр 46 блока 1 и процесс занесени  всех компонентов кодограммы продолжаетс  до тех пор. пока на выходе переноса счетчика 6 не по витс  импульс, свидетельствующий а том, что все компоненты кодограммы готовы и наход тс  в регистрах 45-47 блока 1.

Выходы всех регистров блока пам ти 1 соединены с входами соответствующих де- шифраторов 54-56 селектора 2.

Если код, расшифрованный соответствующим дешифратором, входит в кортеж признаков - идентификаторов (т.е. такой код есть среди множества кодов, которые набирает оператор), то открыт будет по соответствующему выходу дешифратора 54, например, элемент И 60 и блока 2.

Тогда импульс переноса с выхода счетчика 6 проходит на вход 73 селектора 2 и далее через элемент 60 И. на вход считывани  фиксированной  чейки блока 57 пам ти, выполненного в виде посто нного ЗУ. В фиксированных  чейках блока 57 пам ти записаны 1. если прин тый код существует

5

0

5 0

5

0

5

0

5

в множестве кодов, или О, если набранного кода в множестве кодов нет,

С выхода фиксированных  чеек всех блоков пам ти 57-58, в которых хран тс  1, считанные сигналы поступают на единичные входы триггеров 69-71, выходные потенциалы которых поступают на входы 37-39 в виде правильно и неправильно набранных кодов.

Кроме того, выходы триггеров 69-71 селектора 2 соединены с входами дешифратора 9, который при наличии высоких потенциалов на выходе всех триггеров 69-71 выдает высокий потенциал на вход элемента 12 И, наличие же на входе дешифратора 9 любых других кодов приведет к тому, что высокий потенциал на выходе элемента 15 ИЛИ будет подан на вход элемента 11 И.

Допустим, что все компоненты кодограммы были из числа признаков - идентификаторов , тогда высоким потенциалом с выхода дешифратора 9 будет открыт элемент 12 И, на другой вход которого поступает перенос счетчика 6. который задерживаетс  элементом 18 на врем  срабатывани  дешифратора 9 и триггеров 69-71.

Пройд  элемент 12 И, импульс поступает на нулевой вход триггера 14. подтвержда  его нулевое состо ние и затем после задержки на элемент 19 задержки на врем  срабатывани  триггера 14 поступает на импульсный вход элемента 13 И. открытого высоким потенциалом с инверсного выхода триггера 14.

Пройд  через элемент 13 И, синхроимпульс , во-первых, поступает на импульсный вход элементов 3 И группы, переписыва  содержимое всех регистров 45-47 на выход 36 устройства.

Во-вторых, этот синхроимпульс поступает через вход 74 селектора 2 и сбрасывает в исходное состо ние все триггеры 69-71.

В-третьих, этот же импульс после задержки на элементе 20 на врем  переписки кода на выходы 36. поступает на нулевые входы регистров 4, 5 счетчика 6 и через вход 53 на сброс регистров 45-47.

Если же хот  бы одна из компонент кодограммы набрана оператором неверно, то потенциалом с выхода элемента 15 ИЛИ открыт будет элемент 11 И.

В этом случае импульс переноса с выхода элемента задержки 18, пройд  элемент 11 И, поступает на единичный вход триггера 14 и установит его в единичное состо ние.

Высокий потенциал с единичного выхода триггера 14 выдаетс  на выход 40 устройства , сигнализиру  о том, что кодограмма набрана неверно, а выходные потенциалы на выходах 37-39 конкретно указывают, какой компонент кодограммы набран неверно .

Дл  исправлени  ошибки оператор на пульте управлени  должен нажать клавишу с именем той компоненты кодограммы, котора  набрана ошибочно. Нажатие клавиши приводит к тому, что на входы 31 поступает код номера позиции компоненты в кодограмме , а на вход 32 поступает синхроимпульс , который этот код записывает в регистр 5.

Код с выхода регистра 5 через группу элементов 7 ИЛИ поступает на входы дешифратора 8, который к выходам регистра 4 подключает соответствующий регистр 45- 47 блока 1, в который необходимо внести исправление.

После внесени  исправлени  в соответствующую компоненту кодограммы оператор описанным выше образом отправл ет набранную кодограмму в адрес вышесто щего объекта АСУ.

Если после передачи кодограммы в адрес вышесто щего объекта из-за невысокой надежности каналов св зи и других причин возникает необходимость в повторной выдаче упом нутых кодограмм, то работа устройства происходит так.

Дл  того, чтобы исключить повторный набор составл ющих кодограмму блоков, в процессе первичного набора кодограмм после занесени  номера кодограммы с входов 29 и регистр 4 синхроимпульсом с выхода элемента задержки 16 код номера кодограммы записываетс  не только в блок 1 пам ти , но импульсом, прошедшим через элемент 26 И и поступившим на синхровход счетчика 27, он заноситс  и в счетчик 27, формиру  первый адрес записи дл  блока пам ти 28.

После формировани  оператором полной кодограммы код с выходов блока 1 выдаетс  не только на выходы 36 устройства, но и поступает на информационные входы блока 28 пам ти, куда и записываетс  по адресу, сформированному счетчиком 27, импульсом с выхода переноса счетчика 6.

Кроме того, этот импульс после задержки элементом 20 проходит через элемент 24 ИЛИ на счетный вход счетчика 27 и увеличивает его показани  на единицу, формиру  очередной адрес дл  блока пам ти 28.

Аналогичным образом в пам ти блока 28 будут фиксироватьс  все кодограммы, формируемые оператором.

При необходимости повторной выдачи какой-либо из уже переданных кодограмм на входы 33 поступает код номера кодограммы , а на вход 34 - синхроимпульс, по которому код с выходов 33 заноситс  в

регистр 22. Одновременно тот же синхроимпульс с входа 34 проходит через элемент 24 ИЛИ и поступает на счетный вход счетчика 27, увеличива  его содержимое на единицу.

После задержки элементом 21 на врем  окончани  переходных процессов в счетчике 27 импульс с выхода элемента 21 задержки поступает на синхровход компаратора

23, сравнивающего коды регистра 22 и счетчика 27.

Если коды не равны, то компаратор 23 вырабатывает сигнал на выходе 75, который вновь через элемент 24 ИЛИ поступает на

счетный вход счетчика 27 и после задержки - на синхровход компаратора 23.

Этот процесс продолжаетс  до тех пор, пока коды в регистре 22 и счетчике 27 не совпадут и на выходе 76 компаратора 23 не

по витс  сигнал, фиксирующий равенство кодов. Этот сигнал поступает на вход считывани  блока пам ти 28 и по адресу, установленному всчетчике27, считывает записанную там кодограмму на выходы 41.

Таким образом, в устройстве исключаетс  необходимость повторного ручного набора кодограммы оператором.

Claims (1)

1. Формула изобретени 

   Устройство дл  идентификации кодограмм-сообщений , содержащее первый регистр , информационные входы которого  вл ютс  информационными входами первой группы устройства, вход разрешени 

   записи первого регистра объединен с входом первого элемента задержки и  вл етс  входом синхронизации устройства, выходы первого регистра соединены с информационными входами первого блока

   пам ти, выход первого элемента задержки подключен к входу второго элемента задержки и управл ющему входу первого блока пам ти, выходы которого соединены с информационными входами селектора ошибок и первыми входами группы элементов И, выходы которой  вл ютс  информационными выходами первой группы устройства, выход второго элемента задержки подключен к первому входу первого элемента И.

   выход которого соединен со счетным входом первого счетчика, разр дные выходы которого подключены к первым выходам группы элементов ИЛИ. второй регистр, информационные входы и вход разрешени 

   записи которого  вл ютс  соответственно информационными входами второй группы и вторым входом синхронизации устройства , выходы второго регистра соединены с вторыми входами группы элементов ИЛИ, выходы которой подключены к входам первого дешифратора, выходы которого соединены с адресными входами первого блока пам ти, выходы селектора ошибок подключены к входам второго дешифратора и  вл ютс  информационными выходами второй группы устройства, первые выходы второго дешифратора соединены с входами первого элемента ИЛИ, выход которого и второй выход дешифратора подключены к первым входам соответственно второго и третьего элементов И, выход переполнени  первого счетчика соединен непосредственно и через третий элемент задержки соответствен- но с управл ющим входом селектора ошибок и вторыми входами второго и третьего элементов И, выход второго элемента И подключен к единичному входу первого триггера, пр мой выход которого  вл етс  контрольным выходом устройства, выход третьего элемента I/I через четвертый элемент задержки и непосредственно соединен соответственно с первым входом четвертого элемента И и нулевым входом первого триггера, инверсный выход которого подключен к входам первого и четвертого элементов И. выход четвертого элемента И соединен с входами обнулени  первого и второго регистров, первого счетчика и селектора ошибок, с вторым входом группы элементов И и входом п того элемента задержки , выход которого подключен к управл ющему входу первого блока пам ти, о т л и чающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены второй триггер, второй блок пам ти, второй счетчик, п тый элемент И. второй элемент ИЛИ, шестой элемент задержки, компаратор и третий регистр, информационные вхои

   10

   15

   20

   25

   30

   35

   ды которого  вл ютс  информационными входами третьей группы устройства, вход разрешени  записи третьего регистра объединен с первым входом второго элемента ИЛИ и  вл етс  третьим входом синхронизации устройства, выходы третьего регистра подключены к информационным входам первой группы компаратора, выход Не равно которого соединен с вторым входом второго элемента ИЛИ, третий вход которого подключен выходу п того элемента задержки , выход второго элемента ИЛИ через шестой элемент задержки и непосредственно соединен соответственно с управл ющим входом компаратора и счетным входом второго счетчика, входы установки которого подключены к выходам первого регистра, а вход обнулени  объединен с нулевым входом второго триггера и  вл етс  входом обнулени  устройства, единичный вход второго триггера подключен к выходу второго элемента задержки, а инверсный выход соединен с первым входом п того элемента И, второй вход и выход которого подключены соответственно к выходу первого элемента задержки и входу разрешени  записи второго счетчика, выходы которого соединены с информационными входами второй группы компаратора и адресными входами второго блока пам ти, информационные входы и вход разрешени  записи которого подключены соответственно к выходам первого блока пам ти и выходу четвертого элемента задержки, выход Равно компаратора соединен с входом разрешени  считывани  второго блока пам ти, выходы которого  вл ютс  информационными выходами второй группы устройства.

   Фиг-f