SU1730680A1 - Устройство дл записи информации в блок пам ти - Google Patents

Abstract

Изобретение относитс  к автоматике, в частности к устройствам дл  приема и записи идентификационного кода личности, и может быть использовано в автоматизированной системе учета населени . Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  путем контрол  достоверности получаемых данных, что обеспечиваетс  введением третьего 4 и четвертого 5 регистров, первого 6 и второго 7 компараторов, второго 9, третьего 10 и четвертого 11 триггеров, третьего элемента задержки 32, третьего 14, четвертого 15, п того 16 и шестого 17 элементов И. 1 ил.

Description

Ё

Изобретение относитс  к автоматике, в частности к устройствам дл  приема и записи идентификационного кода личности, и может быть использовано в автоматизированной системе учета населени .

Цель изобретени  - повышение надежности устройства за счет контрол  достоверности информации при ее записи в пам ть.

Сущность изобретени  по сн етс  чертежом , на котором представлена блок-схема устройства.

Устройство содержит регистр сдвига 1, первый 2, второй 3, третий 4 и четвертый 5 регистры, компараторы 6, 7, первый 8, второй 9, третий 10 и четвертый 11 триггеры, первый 12, второй 13, третий 14. четвертый

15. п тый 16 и шестой 17 элементы И, группы 18-20 элементов И, первый блок пам ти 21, второй блок 22 пам ти, пеовый 23 и второй 24 счетчики, первый 25, второй 26, третий 27 и четвертый 28 элементы ИЛИ дешифратор 29, первый 30, второй 31 и третий 32 элементы задержки и п тый элемент ИЛИ 33.

На чертеже также показаны входы 34- 36 и выходы 37-40 устройства.

Устройство работает следующим образом .

На вход 36 из канала св зи побайтно поступает кодограмма информационного кода идентификатора личности следующего вида:

VJ

:OJ О iO 00

о

Первый байт кодограммы синхросигналом с входа 34 заноситс  в регистр 1, поскольку на управл ющем входе регистра 1 сдвига находитс  низкий потенциал с пр мого выхода триггера 8, поддерживающего регистр 1 в состо нии приема кода.

Тот же импульс синхронизации с входа 34 поступает на пр мой вход триггера 8 и переводит его в противоположное состо ние , при котором сигналом с пр мого выхода триггера 8 регистр 1 переводитс  в режим сдвига и этим же сигналом открываетс  элемент И 12, на другой вход которого с входа 35 поступают тактирующие импульсы сдвига. Эти импульсы проход т элемент И 12 и поступают как на тактирующий вход регистра 1 сдвига, так и на счетный вход счетчика 23, подсчитывающего восемь импульсов , сдвигающих код в регистре 1 в сторону старших разр дов.

Как только код в регистре 1 будет сдвинут на восемь разр дов, на выходе переполнени  счетчика 23 по вл етс  импульс, который, во-первых, сбрасывает триггер 8 в исходное состо ние, перевод  тем самым регистр 1 в режим приема кода, и, во-вторых , поступает на счетный вход счетчика 24, фиксирующего число прин тых в регистр 1 байтов. После этого на вход 36 поступает второй байт кодограммы, который заноситс  в регистр 1 очередным синхроимпульсом с входа 34.

Процесс сдвига кода в регистре 1 повтор етс  описанным образом.

Этот процесс повтор етс  до тех пор, пока счетчик 24 не зафиксирует необходимого (заданного) числа байтов в регистре 1. Как только это число будет зафиксировано, на выходе переполнени  счетчика 24 по вл етс  импульс, фиксирующий факт занесени  в регистр, 1 полной кодограммы сообщени .

Учитыва , что при передаче сообщени  по каналу св зи возможны искажени  отдельных разр дов, что недопустимо при фиксации идентификационных признаков личности, запись полученного кода должна осуществл тьс  только после тщательной проверки его истинности.

С этой целью импульс переполнени  с выхода счетчика 24 проходит через элемент И 13, открытый наход щимс  в исходном состо нии триггером 10, и поступает как на синхронизирующий вход регистра 5, переписыва  в него код из регистра 1, так и через элемент ИЛИ 28 на выход 37, сигнализиру  о повторной передаче кодограммы на вход 36. Кроме того, этот же импульс устанавливает триггер 10 в единичное состо ние. С получением сигнала с выхода 37, на вход 36

начинает повторно побайтно передаватьс  та же кодограмма описанным выше образом .

Как только на выходе счетчика 24 по витс  импульс, фиксирующий занесение кода в регистр 1, он пройдет через элемент И 14, открытый по другим входам высокими потенциалами с инверсного выхода триггера 9 и пр мого выхода триггера 10, и эле0 мент ИЛИ 27 на синхронизирующий вход компаратора 6, на информационные входы которого подаютс  коды с выходов регистров 1 и 5.

Здесь возможны две ситуации. Если

5 значени  кодов регистров 1 и 5 совпали, то компаратор фиксирует это совпадение выдачей импульса на выходе А, откуда этот импульс, пройд  элемент ИЛИ 26, поступает на синхронизирующий вход регистра 2 и

0 переписывает содержимое регистра 1 в регистр 2.

Код личности расшифровываетс  дешифратором 29, который открывает один из элементов И 18-20, на другой вход которого

5 поступает тот же импульс, задержанный элементом задержки 31 на врем  переходных процессов в регистре 2 и дешифраторе 29. Допустим, таким элементом был элемент И 18.

0Тогда импульс с выхода элемента 31 задержки проходит через элемент И 18 как на вход считывани  фиксированной  чейки пам ти блока 21, так и на вход элемента ИЛИ 25.

5В фиксированной  чейке пам ти блока

21 хранитс  адрес, по которому должна быть зарегистрирована кодограмма. Этот адрес поступает на информационный вход регистра 3, куда и заноситс  синхроимпуль0 сом с выхода элемента задержки 30. После записи кода адреса в регистр 3 тот же импульс с выхода элемента 30 задержки, задержанный элементом 32 на врем  занесени  кода в регистр 3, поступает на

5 вход записи блока 22 и записывает содержательную часть кодограммы по указанному адресу.

Кроме того, тот же импульс с выхода элемента 32 задержки возвращает триггеры

0 9-11 в исходное состо ние, а импульс с выхода 40 сигнализирует о готовности к приему очередной кодограммы.

Втора  ситуаци  характеризуетс  тем, что коды в регистрах 1 и 5 из-за ошибок в

5 передаче могут отличатьс  друг от друга. Тогда сигнал, фиксирующий факт неравенства кодов, по витс  на выходе В компаратора 6. По этому сигналу, во-первых, поступающему на синхровход регистра 4, код с регистра 1 записываетс  в регистр 4.

Во-вторых, триггер 9 устанавливаетс  в единичное состо ние и открывает элемент И 15.

В-третьих, проход  через открытый в исходном состо нии триггера 11 элемент И 16, импульс устанавливает триггер 11 в еди- ничное состо ние и открывает тем самым элемент И 17.

И, в-четвертых, импульс с выхода В компаратора 6 проходит через элемент ИЛИ 28 на выход 37 в качестве сигнала дл  повтор- ной передачи той же кодограммы.

После получени  сигнала с выхода 37 процесс повторной передачи кодограммы осуществл етс  описанным образом.

Как только счетчик 24 зафиксирует факт повторной записи кодограммы в регистр 1, импульс переполнени  с его выхода проходит через элемент И 15, открытый высоким потенциалом с пр мого выхода триггера 9. на синхронизирующий вход компаратора 7, на информационные входы которого подаютс  коды с регистров 1 и 4.

Здесь также возможны две ситуации. Если коды совпали, то и факт их совпадени  компаратор 7 фиксирует выдачей импульса на выход А, откуда этот импульс через элемент ИЛИ 26 поступает как на выход 40, так и на синхровход регистра 2, переписыва  кодограмму сообщени  в регистр 2.

Затем описанным выше образом содер- жание кодограммы записываетс  в блок 22 пам ти. Если же коды не совпали, то компаратор 7 зафиксирует факт их несовпадени  выдачей импульса на выход В, откуда последний через элемент ИЛ И 27 поступает на синхровход компаратора 6.

Если компаратор 6 зафиксирует равенство кодов, то с его выхода А импульс через элемент ИЛИ 26 поступает на синхровход регистра 2, на выход 40 и на вход элемента 31 задержки.

Если же компаратор 6 зафиксирует неравенство кодов, то это будет означать, что коды всех кодограмм различны и, следовательно , канал передачи данных неисправен. В этом случае импульс с выхода В компаратора 6 проходит на выход 38 через элемент И 17 в качестве сигнала Отказ канала, а также сбрасывает все триггеры 9-11 в исходное состо ние.

Таким образом, введение новых узлов и блоков позволило существенно повысить надежность работы устройства путем исключени  искажений данных при их записи в базу данных.

Claims (1)

1. Формула изобретени 

   Устройство дл  записи информации в блок пам ти, содержащее регистр сдвига, первый регистр, первый триггер, пр мой выход которого соединен с одним входом

   первого элемента И, другой вход которого  вл етс  тактирующим входом устройства, выход первого элемента И соединен с тактовым входом регистра сдвига и счетным входом первого счетчика, выход которого подключен к счетному входу второго счетчика , выход переполнени  которого соединен с одним входом второго элемента И, дешифратор , выходы которого соединены с одними входами соответствующих элементов И группы, выходы которых соединены со входами первого элемента ИЛИ и входами пер- вого блока пам ти, выход которого подключен к информационному входу второго регистра, синхровход которого соединен с выходом второго элемента задержки, вход которого подключен к выходу первого элемента ИЛИ, второй, третий, четвертый и п тый элементы ИЛИ, отличающеес  тем. что, с целью повышени  надежности устройства за счет контрол  достоверности информации при ее записи в пам ть, в него введены третий и четвертый регистры, информационные входы которых соединены с выходом регистра сдвига и информационным входом первого регистра, первый и второй компараторы, информационные входы которых подключены соответственно к выходам регистра сдвига, третьего и четвертого регистров, а первые выходы соединены со входами второго элемента ИЛИ, выход которого подключен к синхровходу второго регистра и входу первого элемента задержки , выход которого соединен с другими входами элементов И группы, третий элемент задержки, вход которого соединен с выходом второго элемента задержки, а выход подключен ко входу записи второго блока пам ти, второй триггер, пр мой вход которого соединен с вторым входом первого компаратора, третий триггер, пр мой вход которого подключен к выходу второго элемента И, и инверсный выход соединен с другим входом второго элемента И, выход которого подключен к синхровходу четвертого регистра, третий элемент И, входы которого соединены с выходом переполнени  второго счетчика, пр мым выходом третьего триггера и инверсным выходом второго триггера, а выход подключен к одному входу третьего элемента ИЛИ, выход которого соединен с синхровходом первого компаратора, четвертый элемент И, входы которого подключены к пр мому выходу второго триггера и выходу переполнени  второго счетчика, а выход соединен с синхровходом второго компаратора, второй выход которого подключен к другому вход третьего элемента ИЛИ, п тый элемент И один вход которого соединен с вторым выходом первого компаратора, четвертый триггер, пр мой вход которого соединен с выходом п того элемента И, другой вход которого соединен с инверсным выходом четвертого триггера, второй выход первого компаратора соединен с одним входом четвертого элемента ИЛИ, другой вход которого подключен к выходу второго элемента И, а выход  вл етс  первым синхронизирующим выходом устройства, шестой элемент И, входы которого подключены к второму выходу первого компаратора и пр мому выходу четвертого триггера, а выход соединен с одним входом п того элемента ИЛИ, другой вход которого подключен к выходу третьего элемента задержки, а выход соединен с установочными входами второго, третьего и четвертого триггеров, второй выход первого компаратора соединен с синхровходом третьего регистра, выходы второго регистра и одни выходы первого регистра соединены соответственно с адресными и информационными входами второго блока

   пам ти, выходы которого  вл ютс  информационными выходами устройства, информационные входы регистра сдвига  вл ютс  информационными входами устройства, управл ющий вход регистра сдвига соединен

   с пр мым выходом первого триггера, единичный вход которого соединен с синхров- ходом регистра сдвига и  вл етс  синхронизирующим входом устройства, выход первого счетчика соединен с нулевым

   входом первого триггера, другие выходы первого регистра соединены со входами дешифратора , выход шестого элемента И и пр мой выход четвертого триггера  вл ютс  сигнальными выходами устройства.

   37