RU1798806C - Устройство дл распознавани образов - Google Patents

Description

етс  элемент 12 И, на другой вход которого с входа 35 поступают тактирующие импульсы сдвига. Эти импульсы проход т элементы 12 И и поступают как на тактирующий вход регистра 1 сдвига, так и на счетный вход счетчика 23, подсчитывающего восемь импульсов, сдвигающих код в регистре 1 в сторону старших разр дов.

Как только код в регистре 1 будет сдвинут на восемь разр дов, на выходе переполнени  счетчика 23 по вл етс  импульс, который во-первых, сбрасывает триггер 8 в исходное состо ние; перевод  тем самым регистр 1 в режим приема кода, и во-вторых, поступает на счетный вход счетчика 24, фиксирующего число прин тых в регистр 1 байтов . После этого на вход 36 поступает второй байт кодограммы, который заноситс  в регистре 1 очередным синхроимпульсом с входа 34. Процесс сдвига кода в регистре 1 повтор етс  описанным образом .

Этот процесс повтор етс  до тех пор, пока счетчик 24 не зафиксирует необходимое (заданное) число байтов в регистре 1. Как только это число будет зафиксировано, на выходе переполнени  счетчика 24 по вл етс  импульс, фиксирующий факт занесе- ки  в регистр 1 полной кодограммы сообщени .

Учитыва , что при передаче сообщени  по каналу св зи возможны искажени  отдельных разр дов что недопустимо при фиксации идентификации признаков объекта, то запись полученного кода должна осуществл тьс  только после тщательной проверки его истинности. .

С этой целью импульс переполнени  с выхода счетчика 24 проходит через элемент 13 И, открытый наход щимс  в исходном состо нии триггером 10, и поступает как на синхронизирующий вход регистра 5, переписыва  в него код регистра 1, так и через элемент 28 ИЛИ на выход 27, сигнализиру  о повторной передаче кодограммы на вход 36. Кроме того, импульс устанавливает триггер 10 в единичное состо ние. С получением сигнала с выхода 37 на вход 36 начинает повторно побайтно передаватьс  та же кодограмма описанным образом.

Как только на выходе счетчика 24 по в- . л етс  импульс, фиксирующий факт завершени  кода в регистре 1, он пройдет через элемент 14 И, открытый по другим входам высокими потенциалами с инверсного выхода триггера 9 и пр мого выхода триггера 10 и элемента 27 ИЛИ, на синхронизирующий вход компаратора б, на информационные входы которого подаютс  коды с выходов регистров 1 и 5.

Здесь возможны две ситуации. Если значение кодов регистров 1 и 5 совпали, то компаратор фиксирует это совпадение выдачей импульсов на выходе А, откуда этот

импульс, пройд  элемент ИЛИ 26, поступает на синхронизирующий вход регистра 2 и переправл ет содержимое регистра 1 в регистр 2.

Код объекта расшифровываетс  дешифратором 29, который открывает один из элементов 18-20 И, на другой вход которого поступает импульс, задержанный элементов задержки 31 на врем  переходных процессов в регистре 2 и дешифраторе 29.

5 Допустим, таким элементом был элемент 18 И. .

Тогда импульс с выхода элемента 31 задержки проходит через элемент 18 на вход считывани  фиксированной  чейки пам ти

0 блока 21, так и на вход элемента 25 ИЛИ.

В фиксированной  чейке пам ти блока 21 хранитс  адрес, по которому должна быть зарегистрирована кодограмма. Этот адрес поступает на информационный вход

5 регистра 3, куда и заноситс  синхроимпульсом с выхода элемента задержки 30.

После записи кода адреса в регистре 3 тот же импульс с выхода элемента 30 задержки , задержанный элементом 32 на врем 

0 занесени  кода в регистре 3, поступает на вход записи блока 22 и записывает содержательную часть кодограммы по указанному адресу.

Кроме того, тот же импульс с выхода

5 элемента 32 задержки возвращает триггеры , 9-11 в исходное состо ние, а импульс с выхода 40 сигнализирует о готовности к приему очередной кодограммы.

Втора  ситуаци  характеризуетс  тем,

0 цто коды в регистрах 1 и 5 из-за ошибок в передаче могут отличатьс  друг от друга. Тогда сигнал, фиксирующий факт нерэвен- : ства кодов, по вл етс  на выходе компаратора 6. По этому сигналу, во-первых,

5 поступающему на синхровход регистра 4, код с регистра 1 записываетс  в регистр 4. Во-вторых, триггер 9 устанавливаетс  в единичное состо ние и открывает элемент 15 И. В-трётьих, проход  через открытый в

0 исходном состо нии триггера 11 элемент И 16, импульс устанавливает триггер 11 в единичное состо ние и открывает тем самым элемент И 17.

И, в-четвертых, импульс с выхода В ком5 паратора 6 проходит через элемент 28 ИЛИ на выход 3.7 в качестве сигнала повторной передачи той же кодограммы.

После получени  сигнала с выхода 37 процесс повторной передачи кодограммы осуществл етс  описанным образом.

Как только счетчик 24 зафиксирует факт повторной записи кодограммы в регистре 1, импульс переполнени  его выхода проходит через элемент 15 И, открытый высоким потенциалом с пр мого выхода триггера 9 на синхронизирующий вход компаратора 7, на информационные входы которого подаютс  коды с регистров 1 и 4,

Здесь также возможны две ситуации. Если коды совпали, то. факт их совпадени  компаратора 7 фиксирует выдачей импульс по выходу А, откуда этот импульс через элемент 26 ИЛИ поступает на выход 40 и на синхровход регистра 2, переписыва  кодограмму сообщени  с регистра 2.

Затем описанным образом содержание кодограммы записываетс  в блок пам ти 22V Если же коды не совпали, то компаратор 7 зафиксирует факт их несовпадени  выдачей импульса на выход В, откуда последний че- рез элемент 27 ИЛИ поступает на синхровход компаратора 6.

Если компаратор 6 зафиксирует равенство кодов, то с его выхода А импульс через элемент 26 ИЛИ поступает на синхровход регистра 2, на выход 40 и на вход элемента 31 задержки.

Если компаратор 6 зафиксирует неравенство кодов, то это будет означать, что коды всех кодограмм различны и, следова- тельно, канал передачи данных неисправен. В этом случае импульс с выхода В компаратора 6 проходит на выход 38 через элемент 17 И в качестве сигнала Отказ канала, а также сбрасывает все триггеры .9-11 в ис- хрдное состо ние.

Claims (1)

1. Формула изобретени  .

   Устройство дл  распознавани  образов , содержащее регистр сдвига, информа- ционный и синхронизирующий входы которого. вл ютс  соответственно информационным и синхронизирующим входами устройства, дешифратор, выходы которого соединены с первыми выходами группы элементов И, вторые входы которых под- ключены к выходу первого элемента задержки , а выходы - к входам первого блока пам ти и входам первого элемента ИЛИ, выход которого через второй элемент задержки соединен с синхронизирующим вхо- дом первого регистра, информационный вход которого подключен к выходу первого блока пам ти, первый триггер, пр мой вход которого соединен с синхронизирующим входом устройства, а пр мой выход - с уп- равл ющим входом регистра сдвига и первым входом первого элемента И, второй вход которого подключен к тактирующему входу устройства, а выход - к тактирующему входу регистра сДвига, и счетному входу

   первого счетчика, выход которого соединен со счетным входом второго счетчика, второй , третий, четвертый и п тый элементы ИЛИ, второй элемент И, отличающее с-   тем, что, с целью повышени  надежности распознавани  путем контрол  достоверности полученных данных, в него введены два компаратора, второй, третий и четвертый регистры, второй, третий и четвертый триггеры , третий, четвертый, п тый и шестой элементы И, третий элемент задержки, второй блок пам ти, первый информационный вход которого соединен с выходом первого регистра, второй информационный вход - с первым информационным выходом второго регистра , управл ющий вход непосредственно - с первым входом второго элемента ИЛИ и через третий элемент задержки - с выходом второго элемента задержки, а выход  вл етс  информационным выходом устройства, второй информационный выход второго регистра подключен к входу дешифратора, выход регистра сдвига соединен с информационными входами второго, третьего и четвертого регистров и с первыми информационными входами компараторов, вторые информационные входы которых подключены соответственно к выходам третьего и четвертого регистров, первые выходы компараторов подключены к первым входам третьего и четвертого элементов ИЛИ, а вторые выходы - к входам п того элемента ИЛИ, выход которого соединен с управл ющим входом второго регистра и входом первого элемента задержки, управл ющий вход третьего регистра подключен к пр мому входу второго триггера, выходу второго элемента И и второму входу третьего элемента ИЛИ, вы- . ход которого  вл етс  первым сигнальным выходом устройства, управл ющий вход четвертого регистра соединен с пр мым входом третьего триггера, первым выходом первого компаратора и первыми входами третьего и четвертого элемента И, выход второго счетчика подключен к первым входам второго, п того и шестого элементов И, вторые входы которых соединены соответственно с инверсным и пр мым выходами второго триггера и пр мым выходом третьего триггера, инверсный выход которого подключен к третьему входу п того элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, выход которого подклю чен к синхронизирующему входу первого компаратора, выход шестого элемента И соединен с синхронизирующим входом второго компаратора, инверсные входы второго, третьего и четвертого триггеров подключены к выходу второго элемента ИЛИ, второй вход которого соединен с

   выходом третьего элемента И,  вл ющимс  вторым сигнальным выходом устройства, пр мой вход четвертого триггера подключен к выходу четвертого элемента И, второй вход которого соединен с инверсным выхо- дом четвертого триггера, пр мой выход ко

   счетчика,

   торого подключен к второму входу третьего элемента И и  вл етс  третьим сигнальным выходом устройства, инверсный вход первого триггера соединен с выходом первого