JPS58101545A - 直列伝送方式 - Google Patents

直列伝送方式

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Publication number
JPS58101545A
JPS58101545A JP56199507A JP19950781A JPS58101545A JP S58101545 A JPS58101545 A JP S58101545A JP 56199507 A JP56199507 A JP 56199507A JP 19950781 A JP19950781 A JP 19950781A JP S58101545 A JPS58101545 A JP S58101545A
Authority
JP
Japan
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output
shift register
counter
bit
decoder
Prior art date
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Granted
Application number
JP56199507A
Other languages
English (en)
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JPH0338786B2 (ja
Inventor
Yasuo Arai
康夫 新井
Izumi Takashima
泉 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Oki Electric Industry Co Ltd
Original Assignee
Fujikura Ltd
Oki Electric Industry Co Ltd
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Publication date
Application filed by Fujikura Ltd, Oki Electric Industry Co Ltd filed Critical Fujikura Ltd
Priority to JP56199507A priority Critical patent/JPS58101545A/ja
Publication of JPS58101545A publication Critical patent/JPS58101545A/ja
Publication of JPH0338786B2 publication Critical patent/JPH0338786B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/08Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ノイズ除去を有する同期方式の直列伝送方式
に関するものである。
第1図は一線方式における直列伝送方式の結線図で、第
2図に従来の直列伝送方式における受信回路のブロック
図を、第3図に同じくそのタイムチャートの一例を示す
。図において、Tは送信側。
Rは受信側、Lは信号ライン、 SRはシフトレジスタ
、C1、C2はカウンタ、0は発振器、Gはダートを示
す。次にその動作を第3図のデータ転送のタイムチャー
トにより説明する。第3図において(、)は送信信号、
(b)は受信側Rにおける読込みタイミングであり、受
信側Rにおいては論理レベル″″l′から″0”への変
化をトリガし、カウンタC。
はカウントを開始し、to時間後カウンタC1の出力で
入力信号ラインをサンプリングし、再び”01の時、カ
ウンタC2を起動し、カウンタC2により以後2to時
間毎にサンプリングし、シフトレジスタSRに読み込ん
でいに0この例では、第1ビツトとして“l”を、第2
ビツトとして″O″を、以下″′0″−〇 ”、” 1
”、0#・・・となる。従って、受信側Rがスタートビ
ットの入力待ちの時、データラインLにノイズがのった
場合、受信側RはデータラインLの”l#から“0”へ
の変化に感動し、受信動作を開始してしまう。また、ス
タートビットに続くデータビットのサンプリングも1ビ
ット当り、1回の太めす/プリンダ時にノイズが存在し
た場合、誤データを読み込む危険が高いという欠点があ
った。
本発明は、このような従来の欠点を除去するもので、同
期ビットの検出及びデータビットの論理レベルの判定を
送信されて来た信号の論理レベルの継続時間から行い、
ノイズによる誤動作又は誤読み取りを避けるようにした
ものである。以下本発明の一実施例を図面により詳細に
説明する。
第4図は、本発明直列伝送方式の一実施例を示す受信回
路のブロック図で、1はn段のシフトレジスタ3の入力
信号線、2は同じくそのクロック信号線、4はn本の入
力を有し、″0″入力がM本(n≧M)以上の時OUT
 Oに@ 1 mが出力され、OUT 1は入力の多数
決結果が出力されるデコーダ、5は分局開始の指示入力
を有し、クロック信号線2をカウントするn進カウンタ
、6は発振器、7はシ −フトレジスタ、8はf−)を
示す。第5図は第4図の各部のタイムチャートで、(a
)は入力信号線1に入力される信号の一例、(b)は発
振器6がらのクロック信号出力、(C)はデコーダ4の
OUT oの出力(d)は同じ(OUT 1の出力、(
、)はゲート8の出力であり、(f) 、(g) p 
(h)はシフトレジスタ7の各々第1段、第2段、第3
段の出力である。
これを動作させるには、今仮りに第5図(a)のような
信号を受信したとする。この信号(a)を周期t6/n
のクロック信号(b)により1段シフトレジスタ3に読
み込むことによりデコーダ4のOUT O。
OUT Jの出力は、入力の”ビ、−0’2値信号の個
数関係により各々出力波形(e) # (d)となり、
(C)波形の中のC!のieルスによりn進カウンタ5
を起動し、カウンタ5がn進カウントを始める。このn
進カウント5の出力と発振器6のクロック信号のゲート
8をとった出力が(e)となる。デコーダ4の出力OU
T Jをゲート8の出力でシフトレジスタ7に入カスる
とシフトレジスタ7の第1段出力、第2段出力、第3段
出力は各々第5図の(f) 、 (g) 、 (h)波
形となる。
こnKよりシフトレジスタ7には入力信号線1に送られ
て来たデータが順序通り、正しく配置されることとなる
このように、最初に入力されるスタートビットの@O”
レベルが時間toのP4/n以上、シフトレジスタ3に
入力した時点をスタートビット検出とし、その後to時
間毎、即ち入力ビットの時間幅にして、その1以上がシ
フトレジスタ3に入力されル毎ニ、シフトレジスタ3の
出力内容から60”。
″ビ判定を多数決で行っているので、信号ライン1にノ
イズがのり、その瞬間の誤ったデータを受信側で読み込
んだとしてもノイズによる誤データの読み込み回数とシ
フトレジスタ3中のyVn以下の不要データの読み込み
回数の和は、そのシフトレジスタ中の貼ビット以上で、
ノイズの存在していなかった時点で読み込んだデータの
読み込み回数と大小比較され、読込みデータの判定にお
いて有効となり得す、ノイズによる誤データは無効とな
り、正しいデータを受信したことになる。
以上詳細に説明したように、本発明によればスタートビ
ットの検出も入力したデータの論理レベルの判定も過去
一定時間の入力したデータの論理レベルの総時間量から
行っているので、ノイズが受信データに混入した場合で
も結果として除去される。従ってノイズに強い伝送方式
を必要とするとこ名に利用して大きな効果がある。
【図面の簡単な説明】
第1図は一線方式の直列伝送方式による結線図、第2図
は従来の直列伝送方式における受信回路のプロ、り図、
第3図は同じくそのタイムチャートの一例を示す図、第
4図は本発明直列伝送方式の一実施例を示す受信回路の
ブロック図、第5図は同じくその各部のタイムチャート
例である。 1・・・入力信号線、2・・・クロ、り信号線、3・・
・n段のシフトレジスタ、5・・・n進カウンタ、6・
・・発振器、7・・・シフトレジスタ、8・・・ダート
。 特許出願人 沖電気工業株式会社 藤倉電線株式会社 第1図 第2図 − 第3図 (b)   −m−」1口り上−ルJLL第4図 第5図 V)

Claims (1)

    【特許請求の範囲】
  1. シリアルに入力されるデータを逐次記憶していく複数ビ
    ットの記憶回路と、その記憶回路の出力をデコードする
    デコーダと、そのデコーダの出力でカウントを始めるカ
    ウンタと、そのカウンタの出力のタイミングでデコーダ
    の出力を読み込んで行くことを特徴とする直列伝送方式
JP56199507A 1981-12-12 1981-12-12 直列伝送方式 Granted JPS58101545A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56199507A JPS58101545A (ja) 1981-12-12 1981-12-12 直列伝送方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56199507A JPS58101545A (ja) 1981-12-12 1981-12-12 直列伝送方式

Publications (2)

Publication Number Publication Date
JPS58101545A true JPS58101545A (ja) 1983-06-16
JPH0338786B2 JPH0338786B2 (ja) 1991-06-11

Family

ID=16408962

Family Applications (1)

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JP56199507A Granted JPS58101545A (ja) 1981-12-12 1981-12-12 直列伝送方式

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JP (1) JPS58101545A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61253957A (ja) * 1985-05-07 1986-11-11 Toshiba Electron Syst Kk デジタル信号伝送装置
JPH0511592U (ja) * 1991-07-18 1993-02-12 横河電機株式会社 ノイズサプレス回路
WO2006070507A1 (ja) * 2004-12-28 2006-07-06 Matsushita Electric Industrial Co., Ltd. データ受信装置及びデータ受信方法

Citations (3)

* Cited by examiner, † Cited by third party
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JPS4997559A (ja) * 1973-01-18 1974-09-14
JPS5025787A (ja) * 1973-05-31 1975-03-18
JPS5253603A (en) * 1975-10-28 1977-04-30 Kokusai Denshin Denwa Co Ltd <Kdd> Code discrimination system

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JPH0338786B2 (ja) 1991-06-11

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