JPH0511592U - ノイズサプレス回路 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルデータのノイズを有効に除去し得る
性能の良いノイズサプレス回路を実現することである。 【構成】 受信データ２を基本クロック３により動作し
て入力する複数ビットのシフトレジスタ１５と、該シフ
トレジスタ１５の各ビットの出力を基本クロック３に同
期して入力し、Ｈレベル及びＬレベルの入力データのう
ち過半数を超えたデータを出力する多数決回路１６とで
構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はシリアルデータに混入するノイズを除去するノイズサプレス回路に関 する。

【０００２】

【従来の技術】

ディジタルシリアルデータ受信回路において、シリアルデータを読み取って処 理する場合に、受信データに位相の変動があると、一定の周期のクロックにより 読み取れなくなる。このため、位相の変動のある受信データからクロック成分を 抽出し、受信データと同位相のクロックによって受信データを読み取れば、この クロックは受信データの位相の変動に対しても忠実に即応するため、受信データ を正しく読み取ることができるようになる。このようなクロックを抽出する回路 としてディジタルＰＬＬを用いた回路がある。この回路において、クロックを抽 出する場合、受信データにノイズが重畳していると、このノイズをデータと誤認 するため、正しくクロックが抽出できなくなる。

【０００３】 従来用いられているディジタルＰＬＬを用いるクロック抽出回路を図５に示す 。図において、１はシリアルの受信データ２と基本クロック３とが入力されて、 シリアル受信データ２からノイズを除去するノイズサプレス回路である。４は入 力された基本クロック３と、ノイズサプレス回路１から入力されたノイズ除去済 データ５とから受信データに含まれるクロックを抽出するクロック抽出回路であ る。

【０００４】 クロック抽出回路４は分周器４１と位相比較器４２とから成るディジタルＰＬ Ｌで構成されている。ノイズサプレス回路１から位相比較器４２に受信データ（ ノイズ除去済データ５）が入力され、基本クロック３が分周器４１を経て位相比 較器４２に入力されている。今、受信データの位相が分周器４１の出力のクロッ クの位相よりも遅れていた時、位相比較器４２は分周器４１に分周比を変えて、 即ち、クロック周期の分周比を大きくしてクロックの位相を受信データの位相と 一致させるように動作する。進んでいた時には分周比を小さくして一致させる。

【０００５】 このようなクロック抽出回路４の動作において、入力される受信データにノイ ズがのっている場合、位相比較器４２はこのノイズを受信データ２と誤認するこ とにより抽出されるクロック４３を誤まらせることになる。このため受信データ から予めノイズサプレス回路１によりノイズを除去しておくものである。

【０００６】

【考案が解決しようとする課題】

このような回路において、従来のノイズサプレス回路１からノイズを除去する 方法を図６と図７に示す。

【０００７】 図６は受信データを基本クロック３に同期化することによりノイズを除去する 方法である。図において、図５と同等の部分には同一の符号を用いてある。 図中、６は受信データ１にのっているノイズＡ、７は同様に受信データ２にの っているノイズＢである。ノイズ除去済データ５の波形は、受信データ２の基本 クロック３の立ち上がり時の波形が現れる。即ち、受信データのＰ₁ における正 のデータはノイズ除去済データ５の正データＱ₁ となり、受信データ２のＰ₂ の 負データはノイズ除去済データ５の負データＱ₂ となる。

【０００８】 この受信データ２にのっているノイズについて考察すると、ノイズＡ６は基本 クロック３の立ち上がりに一致する部分が無いので、ノイズ除去済データ５には ノイズが除去されて現れない。しかし、ノイズＢ７は基本クロック３の立ち上が りと合致する時があり、この時点でノイズ除去済データ５上に残留ノイズ８とし て現れる。このノイズは次の基本クロック３の立ち上がり時に消滅するため、そ の幅が広くなって残留することになる。

【０００９】 図７により、他のノイズ除去の方法を説明する。この方法は、基本クロック３ の立ち上がりに連続して同じデータが続く場合、そのデータを正しいデータと認 める方法で、同じデータが続かない時は前のデータが継続される。図において、 図６と同等の部分には同一の符号を用いてある。図中、９，１０は受信データに のっている他のノイズＣ及びＤである。

【００１０】 ノイズＣ９は基本クロック３の１つのクロックの立ち上がりに一致しているが 、続くクロックの立ち上がり時には受信データは負の時点であって、連続する２ つのクロックに正パルスが合致しないため、ノイズ除去済データ５には前の負デ ータが継続することになり、ノイズＣ９は現れない。しかしノイズＤ１０は幅が 広く、基本クロック３の２つの立ち上がりに連続して合致しているため、このノ イズＤ１０は除去されないで、残留ノイズ８がノイズ除去済データ５上に残留す る。即ち、基本クロック３の立ち上がりエッジの複数個にノイズが及ぶ場合には ノイズを除去することはできない。

【００１１】 図８は基本クロック３の立ち上がりエッジや立ち下がりエッジにおいてリンギ ングノイズ１１が発生する場合の図である。本来、Ｐ₃ の正の波形が破線のＱ₃ の位置でノイズ除去済データ５において立ち上がるべき所がリンギングノイズ１ １のために立ち上がらず、Ｐ₄ の波形によってＱ₄ で立ち上がることになり、破 線の部分だけの遅れを生じて波形の位相変化を悪化させてしまうことが多い。

【００１２】 本考案は上記の点に鑑みてなされたもので、その目的は、シリアルデータのノ イズを有効に除去し得る性能の良いノイズサプレス回路を実現することにある。

【００１３】

【課題を解決するための手段】

前記の課題を解決する本考案は、受信データを基本クロックにより動作して入 力する複数ビットのシフトレジスタと、該シフトレジスタの各ビットの出力を基 本クロックに同期して入力し、Ｈレベル及びＬレベルのうち入力データの過半数 を超えたデータを出力する多数決回路とで構成されることを特徴とするものであ る。

【００１４】

【作用】

シフトレジスタに入力された受信データをシフトしながら多数決回路に全ビッ トの信号を並列に入力し、過半数を超えるレベルの信号を出力することにより受 信データの中にあるノイズを除去する。

【００１５】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。 図１は本考案の一実施例のノイズサプレス回路のブロック図である。図におい て、図５と同等の部分には同一の符号を付してある。図中、１５は受信データ２ が入力されてデータが基本クロック３の入力毎に右にシフトする右シフト形の７ ビットのシフトレジスタ、１６はシフトレジスタ１５の各ビットのデータが入力 され、“Ｈ”レベル又は“Ｌ”レベルの数の多い方を出力する７ビット入力の多 数決回路で、基本クロック３の入力毎に多数データのレベルのデータを出力する 。

【００１６】 多数決回路１６のビット幅（ウインドウ）はディジタルＰＬＬの抽出クロック の１／４周期より１〜２ビット（１ビットは基本クロック３の１周期分）少ない 場合に最も効果がある。従って、ディジタルＰＬＬの抽出クロックの平均が基本 クロックの約３２分周とすると、（３２／４）−１＝７ビット幅のウインドウの 多数決回路が最も有効である。

【００１７】 次に上記のように構成された実施例の動作を図面を用いて説明する。受信デー タはシフトレジスタ１５のＤ_inに入力され、基本クロック３に同期して右シフト する。シフトする際に各段のＱ出力のデータが基本クロック３に同期して動作す る多数決回路１６に入力される。多数決回路１６ではこの入力の“Ｈ”の数を数 え、“Ｈ”が４以上である場合に“Ｈ”を出力する。この出力がノイズ除去され たデータとなる。

【００１８】 図２は図６，図７に対応したタイムチャートである。図において、図６，図７ と同等の部分には同一の符号を付してある。図中、２１はシフトレジスタ１５の 左端のビットＱ_A の出力波形、２２は多数決回路１６の各ビットＸ_A 〜Ｘ_G に入 力された信号のうちハイレベルであるＨ信号の数を示す数列である。２３は本実 施例におけるノイズ除去済データである。

【００１９】 図３はこの数列２２の発生する状態を説明する図である。図において、図２と 同等の部分には同一の符号を付してある。図中、２４は多数決回路１６のクロッ ク毎のデータで、基本クロック３の各クロックの時刻ｔ₁ 〜ｔ₂₂に対応した多数 決回路１６に入力されているシフトレジスタ１５（図１）のデータである。

【００２０】 多数決回路１６の全体が現れるｔ₆ から考察すると、シフトレジスタ１５のＱ _A の出力データ２１が入力されていて、Ｈが３である。ｔ₇ では２，ｔ₈ ではＱ _A の出力データ２１が１と残留ノイズ８の１が現れて２，ｔ₁₉では残留ノイズ８ が２とＱ_A の出力データ２１が１で３となっている。

【００２１】 図１，図２に戻って動作を説明する。受信データ２は基本クロック３に同期し てシフトレジスタ１５に入力される。シフトレジスタ１５のＱ_A の出力２１では 図６，図７に示したのと同様に基本クロック３の立ち上がりのエッジの時刻にな いノイズは除去されている。シフトレジスタ１５の各ビットＱ_A 〜Ｑ_G の出力は 多数決回路１６の各ビットＸ_A 〜Ｘ_G にそれぞれ入力される。Ｘ_A 〜Ｘ_G に入力 されているデータのうちハイレベル“Ｈ”を数えた結果４以上の場合は出力１７ はＨ，３以下の場合は出力１７はＬとなり、その出力１７の波形はノイズ除去済 データ２３として出力され、図に示すようにノイズＡ６，ノイズＣ９，ノイズＤ １０はすべて除去されている。

【００２２】 図４は受信データ２の立ち上がりにリンギングノイズが発生している図８に対 応する状態の図である。図において、図８，図４と同等の部分には同一の符号を 付してある。この場合も多数決回路１６の各ビット“Ｈ”の数を数えて４以上の 場合はＨ，３以下の場合はＬを出力し、図のノイズ除去済データ５のように出力 波形の長さが短くなることはない。

【００２３】 以上説明したように本実施例によれば、多数決回路を採用し、Ｈ又はＬの多い 方をデータとして出力することによりシリアルデータのノイズを除去することが できるようになった。

【００２４】 即ち、本実施例の方式を採用することにより以下に示す２つの効果が生じる。 （１）基本クロックの複数周期以上の時間幅のノイズが除去できるようになっ た。シフトレジスタと多数決回路のビット数を増やすことにより除去可能なノイ ズの時間幅を増やすことができる。

【００２５】 （２）立ち上がりや立ち下がりエッジに発生するリンギングノイズにおいても 、ノイズが除去された良質のデータが得られる。 以上のように、従来に比べて性能の良好なノイズサプレス回路を実現すること ができる。

【００２６】 本実施例はアナログフィルタの効果をディジタル回路に置き換えたもので、基 本クロックの周波数を高くし、ＰＬＬ抽出クロックとの比が大きい程、アナログ フィルタの効果に近付く。即ち、“Ｈ”の数がアナログフィルタを通した時の電 圧に比例する。

【００２７】

【考案の効果】

以上詳細に説明したように本考案によれば、ノイズによる大きなデータの欠落 も除去することができるようになり、立ち上がりや立ち下がりに発生しやすいリ ンギングノイズ除去時の位相変動の悪化を招かない等実用上の効果は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の回路のブロック図である。

【図２】図１の実施例の回路によるノイズ除去の説明図
である。

【図３】多数決回路の各ビットのハイレベル“Ｈ”の数
列の生成の説明図である。

【図４】図１の実施例の回路によるリンギングノイズ除
去の説明図である。

【図５】クロック成分を含むシリアルデータからノイズ
サプレス回路でノイズを除去してクロック抽出回路から
クロックを抽出する従来の回路の図である。

【図６】従来のノイズサプレス回路のノイズ除去の説明
図である。

【図７】従来のノイズサプレス回路の幅の広いノイズの
除去の説明図である。

【図８】従来のノイズサプレス回路のリンギングノイズ
除去の説明図である。

【符号の説明】

２ 受信データ ３ 基本クロック １５ シフトレジスタ １６ 多数決回路

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 受信データ（２）を基本クロック（３）
   により動作して入力する複数ビットのシフトレジスタ
   （１５）と、 該シフトレジスタ（１５）の各ビットの出力を基本クロ
   ック（３）に同期して入力し、Ｈレベル及びＬレベルの
   入力データのうち過半数を超えたデータを出力する多数
   決回路（１６）とで構成されることを特徴とするノイズ
   サプレス回路。