JPH1132031A

JPH1132031A - クロック再生装置

Info

Publication number: JPH1132031A
Application number: JP9202247A
Authority: JP
Inventors: Hiroshi Masuda; 宏増田; Osamu Sugiyama; 杉山　　修
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1997-07-11
Filing date: 1997-07-11
Publication date: 1999-02-02
Anticipated expiration: 2017-07-11
Also published as: JP3035817B2

Abstract

(57)【要約】【課題】高い伝送レートのデータ信号から確実にクロ
ック信号を再生する。【解決手段】データ入力端子２０に入力されるビット
周期ＴのＮＲＺデータ信号をＲＺデータ信号に変換する
信号変換回路２１と、遅延時間が３Ｔ／２に設定された
自走発振回路２５との間に、遅延加算回路２２を設け
る。遅延加算回路２２は、信号変換回路２１からＲＺデ
ータ信号のパルスを１つ受ける毎に、そのパルスを含め
て２つのパルスをＴ時間間隔で自走発振回路２５に入力
して、入力データ信号に同期したクロック信号を自走発
振回路２５から出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルのデー
タ信号を受けてそのクロック信号を再生出力するクロッ
ク再生装置に関する。

【０００２】

【従来の技術】ディジタル伝送線路の試験システム（誤
り測定やジッタ耐力測定等）やディジタル信号の中継シ
ステム等では、入力されるデータ信号の２値判別のため
にその入力されるデータ信号からクロック信号を再生
し、この再生したクロック信号でデータ信号を読み取る
ようにしている。

【０００３】このような目的で使用される従来のクロッ
ク再生装置には、自走発振方式とフィルタ方式のものが
あった。

【０００４】図７は、自走発振方式の従来のクロック再
生装置の構成を示している。このクロック再生装置は、
図８の（ａ）に示すように、データのパルス幅がビット
周期Ｔに等しいＮＲＺ（ｎｏｎｒｅｔｕｒｎｔｏ
ｚｅｒｏ）形式のデータ信号（以下ＮＲＺデータ信号と
記す）からクロック信号を再生出力するためのものであ
り、入力されるＮＲＺデータ信号を信号変換回路１１に
よってＲＺ（ｒｅｔｕｒｎｔｏｚｅｒｏ）方式のデ
ータ信号（以下、ＲＺデータ信号と記す）に変換する。

【０００５】信号変換回路１１は、一方の入力が０に固
定されたＯＲ／ＮＯＲ回路１２、ＮＯＲ回路１３、およ
び遅延回路１４からなり、ＮＲＺデータ信号をＯＲ／Ｎ
ＯＲ回路１２の他方の入力端子で受け、ＯＲ／ＮＯＲ回
路１２のＯＲ出力をＮＯＲ回路１３の一方の入力端子に
入力し、ＯＲ／ＮＯＲ回路１２のＮＯＲ出力を図８の
（ｂ）に示すように、遅延回路１４でデータ信号のビッ
ト周期Ｔの１／２だけ遅延してＮＯＲ回路１３の一方の
入力端子に入力し、ＮＯＲ回路１３から図８の（ｃ）に
示すようにパルス幅がＴ／２のＲＺデータ信号を自走発
振回路１５へ出力する。なお、この信号変換回路１１で
は「１」が連続するＮＲＺデータ信号が入力された場
合、その最後の「１」に対してのみ「１」のデータを出
力する。

【０００６】自走発振回路１５は、ＯＲ／ＮＯＲ回路１
６と、ＯＲ／ＮＯＲ回路１６の一方の入力端子と反転出
力端子との間に接続されたケーブル式の遅延回路１７と
からなり、ＯＲ／ＮＯＲ回路１６の他方の入力端子に信
号変換回路１１の出力が入力される。遅延回路１７の遅
延時間Ｔｄは、データ信号のビット周期Ｔの１／２にほ
ぼ等しく設定されている。

【０００７】このため、動作初期時のように入力される
ＲＺデータ信号のレベルが「１」でない状態では、図８
の（ｄ）に示すように、ある時刻ｔ０にＯＲ／ＮＯＲ回
路１６のＮＯＲ出力が「１」となり、その立ち上がりか
らＴｄ時間後に図８の（ｅ）に示すように、一方の入力
端子の入力が「１」となって、ＯＲ／ＮＯＲ回路１６の
ＮＯＲ出力が「０」となり、さらにＴｄ時間後に一方の
入力端子が「０」、ＮＯＲ出力が「１」に戻り、以下上
記動作が繰り返されて、ＯＲ／ＮＯＲ回路１６のＯＲ出
力は、図８の（ｆ）に示すように、周期２・Ｔｄ（＝
Ｔ）で自走発振する。

【０００８】そして、時刻ｔ１に「１」のＲＺデータ信
号が入力されると、自走発振回路１５から出力されるク
ロック信号の位相がそのＲＺデータ信号の位相に一致す
る。ただし、遅延回路１６の遅延時間Ｔｄはデータ信号
のビット周期Ｔの１／２に完全に一致しているわけでな
く、またデータ信号側にも位相ジッタがあるので、クロ
ック信号とＲＺデータ信号との間に位相ずれが生じる
が、この位相ずれは図８に示しているように「１」のＲ
Ｚデータ信号が入力される毎に補正される。

【０００９】このようにして、自走発振回路１５から発
振出力されるクロック信号をＲＺデータ信号で位相補正
することにより、入力されるＮＲＺデータ信号の各ビッ
ト位相にほぼ同期したクロック信号が得られ、このクロ
ック信号によってＮＲＺデータ信号のビット判別が行な
える。

【００１０】一方、従来のフィルタ方式のクロック再生
装置は、図９に示すように、信号変換回路１１で変換し
たＲＺデータ信号を、通過中心周波数がデータ信号の伝
送レート１／Ｔにほぼ等しく設定されたＢＰＦ１８に入
力して、ＲＺデータ信号に含まれるクロック成分（アナ
ログ信号）のみを抽出し、その出力信号を波形整形回路
１９によって増幅・波形整形してクロック信号に変換し
て出力する。

【００１１】

【発明が解決しようとする課題】しかしながら、前記し
た従来の自走発振方式のクロック再生装置では、データ
の伝送レートの上限が、ＯＲ／ＮＯＲ回路１６の応答遅
延時間と、その入力端子と出力端子との間の距離によっ
て直接制限されてしまうという問題がある。

【００１２】即ち、自走発振回路１５全体の遅延時間
は、遅延回路１７の遅延時間とＯＲ／ＮＯＲ回路１６自
体の応答遅延時間との和であり、データの伝送レートを
高くするためには、この自走発振回路１５全体の遅延時
間を短くする必要がある。しかし、ＯＲ／ＮＯＲ回路１
６自体の応答遅延時間は回路素子で決まってしまい、ま
た、遅延回路１７の遅延時間を決定するケーブル長は、
ＯＲ／ＮＯＲ回路１６の入力端子とＮＯＲ出力端子との
間の距離までしか短くすることができない。しかも、高
速なゲート回路の場合、入出力のアイソレーションを悪
化させないように、入力端子と出力端子とが離れている
ことが多い。

【００１３】このため、前記した従来の自走発振型のク
ロック再生装置では６２２Ｍｂ／ｓの伝送レートが限界
であり、さらに高速な２．５Ｇｂ／ｓの伝送レートを実
現することはきわめて困難であった。

【００１４】一方、前記した従来のフィルタ方式のクロ
ック再生装置では、ＲＺデータ信号の１の入力頻度が少
ない場合にクロック信号が出力できなくなることを防ぐ
ために損失が少なく極めて狭帯域のＢＰＦを用いる必要
があるのに対し、ＢＰＦをより狭帯域にすればするほど
再生されるクロック信号の伝送帯域を狭くすることにな
り、結果として検出するジッタ量を減少させてしまうと
いう問題があり、双方を両立させることができなかっ
た。

【００１５】本発明は、これらの問題を解決したクロッ
ク再生装置を提供することを目的としている。

【００１６】

【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１のクロック再生装置は、ディジタ
ルのデータ信号を入力するためのデータ入力端子（２
０）と、前記データ入力端子に入力されたデータ信号を
該データ信号のビット周期Ｔの整数倍の時間遅延し、該
遅延したデータ信号と前記データ入力端子に入力された
データ信号との論理加算を行なって、前記データ入力端
子にデータ信号が１パルス入力される毎に該入力された
パルスを含めて複数個のパルスをＴ時間間隔で出力する
遅延加算回路（２２）と、前記遅延加算回路の出力を受
ける第１の入力端子と帰還信号を受ける第２の入力端子
の２つの入力端子に入力される信号の論理和を第１の出
力端子から出力し、該論理和の反転結果を第２の出力端
子から出力するように構成された論理回路（２６）と、
該論理回路の第２の出力端子から出力される信号を（２
・Ｎ＋１）Ｔ／２時間（Ｎは１以上の整数）遅延して前
記論理回路の第２の入力端子に帰還信号として入力する
遅延回路（２７）とを有し、前記データ入力端子に入力
されるデータ信号に同期したクロック信号を前記論理回
路の第１の出力端子から出力する自走発振回路（２５）
とを備えている。

【００１７】また、本発明の請求項２のクロック再生装
置は、ディジタルのデータ信号を入力するためのデータ
入力端子（２０）と、前記データ入力端子に入力された
データ信号を該データ信号のビット周期Ｔの整数倍の時
間遅延し、該遅延したデータ信号と前記データ入力端子
に入力されたデータ信号との論理加算を行なって、前記
データ入力端子にデータ信号が１パルス入力される毎に
該入力されたパルスを含めて複数個のパルスをＴ時間間
隔で出力する遅延加算回路（４２）と、前記データ入力
端子に入力されたデータ信号の伝送レートに等しい通過
中心周波数を有し、前記論理和回路の出力信号に含まれ
るクロック成分信号を抽出する帯域通過フィルタ（５
０）と、前記帯域通過フィルタの出力信号を波形整形し
てクロック信号に変換する波形整形回路（５１）とを備
えている。

【００１８】

【発明の実施の形態】

（第１の実施形態）以下、図面に基づいて本発明の第１
の実施形態を説明する。図１は、伝送レートｆが２．５
Ｇｂ／ｓ（ビット周期Ｔ＝１／ｆ）のデータ信号からク
ロック信号を再生する一実施形態の自走発振型のクロッ
ク再生装置の構成を示す図である。

【００１９】図１において、信号変換回路２１は、前述
した信号変換回路１１と同様に構成されており、データ
入力端子２０に入力されるＮＲＺデータ信号をＲＺデー
タ信号に変換して遅延加算回路２２に出力する。

【００２０】遅延加算回路２２は、信号変換回路２１の
出力をＴ時間遅延するケーブル式の遅延回路２３と、信
号変換回路２１の出力と遅延回路２３の出力とを論理加
算するＯＲ回路２４とによって構成されており、ＲＺデ
ータ信号の１のパルスが１つ入力される毎にその入力さ
れたパルスからＴ時間後に１個のパルスを追加出力す
る。遅延回路２３は、信号変換回路２１の出力を遅延し
てＯＲ回路２４に入力するものであり、信号変換回路２
１の出力とＯＲ回路２４の入力との距離は実装上いくら
でも短くすることができるから、この遅延回路２３の遅
延時間も極めて短くすることができ、高速なデータ信号
に対する遅延を確実に行なうことができる。

【００２１】遅延加算回路２２の出力は自走発振回路２
５に入力される。自走発振回路２５は、２入力のＯＲ／
ＮＯＲ回路２６とＯＲ／ＮＯＲ回路２６の一方の入力端
子とＮＯＲ出力端子との間に接続されたケーブル式の遅
延回路２７とによって構成されており、ＯＲ／ＮＯＲ回
路２６は遅延回路２７から出力される信号（帰還信号）
を一方の入力端子に受け、遅延加算回路２２の出力を他
方の入力端子に受けて、その論理和（ＯＲ）とその反転
結果（ＮＯＲ）を出力する。なお、遅延回路２７の遅延
時間Ｔｄは（２Ｎ＋１）Ｔ／２、ここでは、Ｎ＝１で３
Ｔ／２に設定されている。

【００２２】図２は、このクロック信号再生装置の動作
を示すタイミングチャートである。以下、このタイミン
グチャートに基づいてクロック信号再生装置の動作を説
明する。

【００２３】データ入力端子２０から図２の（ａ）に示
すように「…０１０１０…」というＮＲＺデータ信号が
入力されると、信号変換回路２１からは図２の（ｂ）に
示すようにＮＲＺデータ信号と同一データでパルス幅が
Ｔ／２に変換されたＲＺデータ信号が出力される。

【００２４】このＲＺデータ信号を受けた遅延加算回路
２２の遅延回路２３は、入力されたＲＺデータ信号の
「１」のパルスを図２の（ｃ）のようにそれぞれＴ時間
遅延して出力するため、ＯＲ回路２４からは、図２の
（ｄ）に示すように、「…０１１１１０…」というよう
に「１」がＴ時間間隔で４つ連続した信号が出力される
ことになる。

【００２５】一方、自走発振回路２５は、初期状態、即
ち、データ入力端子２０にデータが入力されていない状
態では、ＯＲ／ＮＯＲ回路２６のＮＯＲ出力（図２の
（ｅ））があるタイミングに「１」に立ち上がってから
Ｔｄ時間（この例では３Ｔ／２時間）後にその一方の入
力端子が図２の（ｆ）に示すように「１」に立ち上が
り、ＯＲ出力（図２の（ｇ））が「１」、ＮＯＲ出力が
「０」になり、さらにＴｄ時間後にはＯＲ出力が
「０」、ＮＯＲ出力が「１」に戻るという動作が繰り返
されて、２Ｔｄ（この例では３Ｔ）周期のパルス信号を
自走発振する。

【００２６】そして、遅延加算回路２２から「１」のパ
ルスがＴ時間間隔で３つ以上連続的に入力されると、こ
の遅延加算回路２２から入力されるパルスに同期した周
期Ｔのクロック信号を連続的に発振出力する。

【００２７】即ち、図２に示しているように、自走発振
回路２５の遅延回路２７の出力（ｆ）が「１」の期間
（３Ｔ／２）内に遅延加算回路２２から最初の「１」が
入力された場合には自走発振回路２５の動作に影響はな
いが、遅延加算回路２２から２番目に出力される「１」
のパルスは、遅延回路２７の出力が「０」の期間（３Ｔ
／２）に入力され、この２番目のパルスによって遅延回
路２７に入力されるパルス（ｅ）の幅が削られる。幅が
狭くなったパルスは３Ｔ／２遅延してＯＲ／ＮＯＲ回路
２６の一方の入力端子に入力されるが、この幅狭のパル
スは、遅延加算回路２２から３番目に出力される「１」
のパルスによってマスクされて、ＯＲ／ＮＯＲ回路２６
の出力には表れない。

【００２８】したがって、遅延加算回路２２から３番目
のパルスが出力された後は、自走発振回路２５の出力
は、周期Ｔでデューティ比５０のクロック信号となり、
その立ち下がりタイミング（または、立ち上がりタイミ
ング）でＮＲＺデータ信号の読み出しが可能となる。

【００２９】このようにして、自走発振回路２５の発振
周期が、入力されたＮＲＺデータ信号のビット周期に引
き込まれてそのＮＲＺデータ信号の読み取りに適したク
ロック信号を発振出力するようになった後、図２に示し
ているように、入力されるＮＲＺデータ信号（ＲＺデー
タ信号）とクロック信号との位相ずれが生じても、
「１」のＮＲＺデータ信号が入力される毎に上記同様の
引込み動作がなされ、ＮＲＺデータ信号のジッタやクロ
ック再生装置側の遅延時間の誤差等による位相のずれが
修正されて、常にＮＲＺデータ信号の読み出しに最適な
クロック信号を発振出力する。

【００３０】なお、図２において、ＮＲＺデータが「…
００１１００…」と入力されて遅延加算回路２２から
「…０１１０…」のように「１」が２回だけ連続して出
力された場合、その最初の「１」が自走発振回路２５に
入力したときに発生するＴ／２より狭い（あるいは広
い）パルスをその次に入力される「１」のデータでマス
クできずに、自走発振回路２５から出力されるクロック
信号のデューティ比が５０にならない状態が一時的に発
生するが、次の「１０１」のＮＲＺデータ信号の入力に
よって遅延加算回路２２から「１」が３つ以上連続する
データが自走発振回路２５に出力されて、クロック信号
のデューティ比は５０に修正される。

【００３１】このように、このクロック再生装置では、
信号変換回路２１から出力されるＲＺデータ信号１パル
スにパルスを１つ追加して自走発振回路２５に入力する
ことによって、遅延時間Ｔｄが従来の３倍に設定された
自走発振回路２５から、入力データに同期したクロック
信号を得るようにしている。

【００３２】このため、自走発振回路２５のＯＲ／ＮＯ
Ｒ回路２６自体の遅延時間や入出力端子間の距離に直接
制限されずに、２．５Ｇｂ／ｓという高い伝送レートの
データ信号からクロック信号を確実に再生出力すること
ができる。

【００３３】なお、ここでは、最も簡単な構成で伝送レ
ートを高速化できる装置の例として、自走発振回路２５
の遅延時間が３Ｔ／２で、遅延加算回路２２によるパル
スの追加出力数が１の場合について説明したが、自走発
振回路２５の遅延時間を３Ｔ／２とし、遅延加算回路２
２によるパルスの追加出力数を２以上にしてもよい。こ
の場合には、ＲＺデータ信号の「１」が単発的に入力さ
れた場合でも必ず３つ以上連続したパルスが自走発振回
路２５に入力されるので、クロック信号のデューティ比
の一時的な変動も少なくなる。

【００３４】また、遅延加算回路のパルス追加数をさら
に増加させればより高い伝送レートに対応できる。例え
ば、図３に示す遅延加算回路３２のように、遅延時間が
それぞれＴ、２Ｔに設定された遅延回路２３₁、２３₂
とＯＲ回路２４₁、２４₂の組を縦列に接続して、１入
力パルスあたり３個のパルスが追加出力されるように
し、その追加パルスの増加分に対応させて、自走発振回
路２５の遅延時間を例えば５Ｔ／２に設定する。

【００３５】また、図４に示す遅延加算回路４２のよう
に、遅延時間がそれぞれＴ、２Ｔ、４Ｔに設定された遅
延回路２３₁〜２３₃とＯＲ回路２４₁〜２４₃の組を
縦列に接続して、１入力パルスあたり７個のパルスが追
加出力されるようにし、その追加パルスの増加分に対応
させて、自走発振回路２５の遅延時間を例えば７Ｔ／２
に設定する。このように遅延加算回路のパルス追加数を
増加すれば、自走発振回路の遅延時間をさらに大きくす
ることができ、より伝送レートの高いデータのクロック
信号を確実に再生することができる。

【００３６】なお、自走発振回路の遅延時間に対する遅
延加算回路のパルス追加数は、入力されるデータの
「１」の発生頻度等に応じて決定すればよい。即ち、
「１」の発生頻度が高い場合には、遅延加算回路が入力
パルスを含めて出力するパルス数を２Ｎ＋１に対して少
なくしてもよく、逆に「１」の発生頻度が低い場合に
は、遅延加算回路が入力パルスを含めて出力するパルス
数を２Ｎ＋１に近くすればよい。また、引込み時に発生
する幅の狭いあるいは広いパルスを完全にマスクして、
デューティ比５０のクロック信号を出力する必要がある
場合には、自走発振回路側の遅延時間（２Ｎ＋１）Ｔ／
２に対して、遅延加算回路が入力パルスを含めて２Ｎ＋
１個以上のパルスを出力するように構成すればよい。

【００３７】また、遅延加算回路の構成は、前記したよ
うに縦列式のものだけでなく、図５に示す遅延加算回路
５２のように、ＲＺデータ信号をそれぞれＴ、２Ｔ、３
Ｔ、…、Ｍ・Ｔ時間（Ｍは１以上の整数）遅延する複数
の遅延回路２３₁〜２３_Mの出力を一つのＯＲ回路５４
で加算して出力するように構成してもよい。

【００３８】（第２の実施形態）次に、本発明の第２の
実施の形態を説明する。図６は、２．５Ｇｂ／ｓのデー
タ信号からクロック信号を再生するためのフィルタ型の
クロック再生装置の構成を示す図である。

【００３９】このクロック再生装置は、前記した信号変
換回路２１と通過中心周波数が入力されるデータ信号の
伝送レートに等しく設定されたＢＰＦ５０との間に、前
述した遅延加算回路４２（遅延段数は何段でもよい）を
挿入したものであり、ＢＰＦ５０の出力を波形整形回路
５１によって増幅・波形整形してクロック信号を出力す
る。

【００４０】このクロック再生装置のように信号変換回
路２１とＢＰＦ５０との間に前述した遅延加算回路を挿
入すれば、データ信号の１つのパルス入力によって、そ
の入力されたパルスを含めて複数個のパルスがＴ時間間
隔で連続的に出力される。

【００４１】したがって、例えばデータ信号として７ビ
ット連続して「０」が発生することのない擬似ランダム
信号を用いる場合、遅延加算回路を図６に示したように
３段構成にすれば、１パルスの入力に対して８個のパル
スが出力されるから、パルス抜けが全く発生せず、ＢＰ
Ｆ５０の帯域をデータ信号の検出すべくジッタ伝送帯域
に合わせて広く設定してもクロック抜けが発生せず、且
つパターンに依存して発生するジッタ（パターン性ジッ
タ）を抑圧する効果を有してクロック信号を確実に再生
出力できる。

【００４２】なお、前記した２つの実施形態では、ＮＲ
Ｚデータ信号をＲＺデータ信号に変換してからクロック
信号を再生するようにしていたが、これは、本発明を限
定するものでなく、データ入力端子にＲＺ方式のデータ
信号が入力される場合には、入力されるデータを遅延加
算回路に直接入力すればよい。

【００４３】

【発明の効果】以上説明したように、本発明の請求項１
のクロック再生装置は、データ入力端子に入力されたデ
ータ信号をそのデータ信号のビット周期Ｔの整数倍の時
間遅延し、この遅延したデータ信号とデータ入力端子に
入力されたデータ信号との論理加算を行なって、データ
信号が１パルス入力される毎にその入力されたパルスを
含めて複数個のパルスをＴ時間間隔で自走発振回路へ出
力する遅延加算回路を備えるとともに、自走発振回路の
遅延時間を（２・Ｎ＋１）Ｔ／２（Ｎは１以上の整数）
に設定している。

【００４４】このため、自走発振回路の遅延時間を入力
されるデータ信号の伝送レートに対して格段に大きく設
定することができ、自走発振回路のゲート回路自体の遅
延時間や入出力端子間の距離に直接制限されずに、格段
に高い伝送レートのデータ信号からクロック信号を確実
に再生出力することができる。

【００４５】また、本発明の請求項２のクロック再生装
置は、フィルタ型のクロック再生装置において、遅延加
算回路をデータ入力端子とＢＰＦの間に挿入したので、
データ信号の１つのパルス入力に対して複数のパルスを
Ｔ時間間隔で連続的にＢＰＦに入力することができるの
で、ＢＰＦの帯域をデータ信号の検出すべくジッタ伝送
帯域に合わせて広く設定しても、クロック信号を確実に
再生出力できる。

【図面の簡単な説明】

【図１】本発明の自走発振型の実施形態の構成を示すブ
ロック図

【図２】一実施形態の動作を示すタイミングチャート

【図３】一実施形態の要部の変形例を示すブロック図

【図４】一実施形態の要部の変形例を示すブロック図

【図５】一実施形態の要部の変形例を示すブロック図

【図６】本発明のフィルタ型の実施形態の構成を示すブ
ロック図

【図７】自走発振型の従来装置の構成を示すブロック図

【図８】自走発振型の従来装置の動作を示すタイミング
チャート

【図９】フィルタ型の従来装置の構成を示すブロック図

【符号の説明】

２１信号変換回路２２遅延加算回路２３遅延回路２４ＯＲ回路２５自走発振回路２６ＯＲ／ＮＯＲ回路２７遅延回路４２遅延加算回路５０ＢＰＦ５１波形整形回路

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【手続補正書】

【提出日】平成９年８月１３日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図９】

【図３】

【図４】

【図５】

【図７】

【図６】

【図８】

Claims

【特許請求の範囲】

【請求項１】ディジタルのデータ信号を入力するための
データ入力端子（２０）と、前記データ入力端子に入力されたデータ信号を該データ
信号のビット周期Ｔの整数倍の時間遅延し、該遅延した
データ信号と前記データ入力端子に入力されたデータ信
号との論理加算を行なって、前記データ入力端子にデー
タ信号が１パルス入力される毎に該入力されたパルスを
含めて複数個のパルスをＴ時間間隔で出力する遅延加算
回路（２２）と、前記遅延加算回路の出力を受ける第１の入力端子と帰還
信号を受ける第２の入力端子の２つの入力端子に入力さ
れる信号の論理和を第１の出力端子から出力し、該論理
和の反転結果を第２の出力端子から出力するように構成
された論理回路（２６）と、該論理回路の第２の出力端
子から出力される信号を（２・Ｎ＋１）Ｔ／２時間（Ｎ
は１以上の整数）遅延して前記論理回路の第２の入力端
子に帰還信号として入力する遅延回路（２７）とを有
し、前記データ入力端子に入力されるデータ信号に同期
したクロック信号を前記論理回路の第１の出力端子から
出力する自走発振回路（２５）とを備えたクロック再生
装置。
【請求項２】ディジタルのデータ信号を入力するための
データ入力端子（２０）と、前記データ入力端子に入力されたデータ信号を該データ
信号のビット周期Ｔの整数倍の時間遅延し、該遅延した
データ信号と前記データ入力端子に入力されたデータ信
号との論理加算を行なって、前記データ入力端子にデー
タ信号が１パルス入力される毎に該入力されたパルスを
含めて複数個のパルスをＴ時間間隔で出力する遅延加算
回路（４２）と、前記データ入力端子に入力されたデータ信号の伝送レー
トに等しい通過中心周波数を有し、前記論理和回路の出
力信号に含まれるクロック成分信号を抽出する帯域通過
フィルタ（５０）と、前記帯域通過フィルタの出力信号を波形整形してクロッ
ク信号に変換する波形整形回路（５１）とを備えたクロ
ック再生装置。