KR950004756A - 신호 처리 회로 - Google Patents

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사또오 후미오
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Abstract

본 발명에 관한 1비트 D/A 변환 회로는 소정 주파수로 샘플링하고 있는 1비트 디지탈 데이타를 받아 이 1 비트 디지탈 데이타를 제 1 의 RZ 신호 및 이 제 1의 RZ 신호와 상보의 관계를 갖는 제 2 의 RZ 신호로 변환하고, 또 이들 제 1의 RZ 신호와 제 2 의 RZ 신호를 소정 주파수의 1 이상의 정수배로 상호 어긋나게 하여 출력하는 RZ 신호 출력 회로와, 제 1 의 RZ 신호와 제2RZ 신호를 받아서 이들 제 1 의 RZ 신호와 제 2 의 RZ 신호를 가산하고, PRZ 신호에 속하는 신호를 출력하는 PRZ 신호 출력 회로를 구비한다.

Description

신호 처리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 사용되는 D/A 컨버터의 전형적인 구성을 도시하는 블록도, 제7도는 본 발명의 제1의 실시예에 관한 1비트 D/A 변환회로의 회로도, 제8도는 시프트가산방식에 한 주파수 특성을 도시하는 특성도.

Claims (15)

  1. 주기(T)로 샘플링되는 1비트 디지탈 데이타를 아날로그 데이타로 변환하는 신호 처리 회로에 있어서, 상기1비트 디지탈 데이타를 입력받아서 시프트량이 서로 다른 제 1 신호 레일과 제 2 신호 레일에 제 1 출력과 제 2 출력을 각각 출력하는 분할수단과; 상기 제 2 신호 레일에 결합된 제 1 인버터와; 상기 제 1 신호 레일에 결합된 AND 게이트를 구비하여 입력된 상기 1비트 디지탈 데이타가 “1”레벨인 경우 주기(T)의범위내의 소정 기간(T1) 동안 제 1 레벨(VH)을 발생하고 입력된 상기 1비트 디지탈 데이타가 “0”레벨인 경우 나머지의 기간(T-T1)동안 제 2 레벨(VL)을 발생하는 제1RZ신호를 생성하는 제 1 게이트 회로와; 상기 제 1 인버터에 결합된 NAND게이트를 구비하여 입력된 상기 1비트 디지탈 데이타가 상기 “0”레벨인 경우 소정 기간(T1)동안 상기 제 2 레벨(VL)을 발생하고, 입력된 상기 1비트 디지탈 데이타가 상기 “1”레벨인 경우 나머지의 기간(T-T1)동안 제 1 의 레벨(VH)을 발생하는 제2RZ 신호를 생성하는 제 2 게이트 회로와; 보다 많은 가합점과 하나 익상의 로패스 필터를 구비하여 상기 제1 및 제 2 의 RZ신호를 더하는 가산 수단을 포함하는 것을 특징으로 하는 신호 처리 회로.
  2. 제 1 항에 있어서, 상기 제 1 시프트량과 상기 제 2 시프트량과의 차는 상기 주기(T)의 정수배인 것을 특징으로 하는 신호처리 회로.
  3. 제 2 항에 있어서, 상기 가산 수단과 상기 제 1 게이트 회로의 출력 사이에 접속되고 제 2 인버터를 구비하는 제 1버퍼 회로와; 상기 가산 수단과 상기 제 2 게이트 회로의 출력 사이에 접속되고 제 3 인버터를 구비하는 제 2 버퍼 회로를 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
  4. 제 3 항에 있어서, 하나 이상의 지연형 플립플롭을 구비하는 제 3 버퍼 회로와; 하나 이상의 지연형플립플롭을 구비하는 제 4 버퍼 회로를 추가로 포함하고, 상기 제 3 버퍼 회로의 시프트량은 상기 제 4 버퍼회로의 시프트량과 동일한 것을 특징으로 하는 신호 처리 회로.
  5. 제 3 항에 있어서, 상기 가산 수단은 상기 가산 수단의 제 1 입력에 결합된 제 1 저항과; 상기 가산 수단의 제 2 입력에 결합된 제 2 저항과; 상기 제 1 저항을 통과하는 신호와 상기 제 2 저항을 통과하는 신호를 더하는 가합점과; 상기 가합점에 결합된 반전 연산 증폭기를 포함하는 것을 특징으로 하는 신호 처리 회로.
  6. 제 5 항에 있어서, 상기 가산 수단은 상기 가합점에 결합된 제 1 수동 필터를 추가로 포함하고, 상기 제 1 수동 필터는 제 3 항과 제 1 커패시터를 갖는 것을 특지으로 하는 신호 처리 회로.
  7. 제 6 항에 있어서, 상기 가산 수단은 상기 가합점에 결합된 제 2 수동 필터를 추가로 포함하고, 상기 제 2 수동 필터는 제 4 저항과 제 2 커패시터를 가지며, 상기 제1 및 제 2 수동 필터는 상기 연산 증폭기에 직렬로 접속되는 것을 특징으로 하는 신호 처리 회로.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 반전연산 증폭기의 출력단은 제 3커패시터를 통해 상기 반전 연산 증폭기의 반전 입력단에 결합되는 것을 특징으로 하는 신호 처리 회로.
  9. 제 8 항에 있어서, 상기 반전 입력단과 상기 반전연산 증폭기의 상기 출력단에는 귀환 저항이 결합되는 것을 특징으로 하는 신호 처리 회로.
  10. 제 2 항에 있어서, 상기 가산 수단과 상기 제 1 게이트 회로의 출력 사이에 접속되고 제 1 증폭기를 구비하는 제 1 버퍼 회로와; 상기 가산 수단과 상기 제 2게이트 회로의 출력 사이에 접속되고 제 2 증폭기를 구비하는 제 2 버퍼 회로를 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
  11. 제10항에 있어서, 상기 가산 수단은 상기 가산 수단의 제 1 입력에 결합된 제 1 저항과; 상기 가산 수단의 제 2 입력에 결합된 제 2 저항과; 상기 제 1 저항을 통과하는 신호와 상기 제 2 저항을 통과하는 신호를 더하는 가합점과; 상기 가합점에 결합된 비반전 연산 증폭기를 포함하는 것을 특징으로 하는 신호 처리 회로.
  12. 주기(T)로 샘플링되는 1비트 디지탈데이타를 아날로그 데이타로 변환하는 신호 처리 회로에 있어서, 상기 1비트 디지탈 데이타를 입력받아서 입력된 1비트 디지탈 데이타를 제 1 의 RZ 신호와 제 2 의 RZ신호로 변환하여 서로 시프팅된 제1 및 제 2 의 RZ 신호를 출력하는 RZ 신호 출력 수단과; 상기 제1 및 제 2 의 RZ 신호를 더하는 가산 수단을 포함하는 것을 특징으로 하는 신호 처리 회로
  13. 제12항에 있어서, 상기 RZ 신호 출력 수단은 상기 1비트 디지탈 데이타를 입력받아서 그 데이타를 제1 및 제2의 NRZ 신호로 분할하는 분할 수단과; 상기 NRZ 신호를 반전시키는 반전 수단과; 상기 제1 및 제2의 NRZ 신호중 한 신호를 상기 주기(T)의 1 이상의 정수배에 해당하는 시간만큼 지연하는 지연 수단과; 상기 제1의 NRZ 신호로부터 상기 제1의 RZ 신호를 발생하고, 상기 제2의 NRZ 신호로부터 상기 제2의 RZ 신호를 발생하는 발생 수단을 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
  14. 제13항에 있어서. 상기 제1의 RZ 신호는 상기 1비트 디지탈 데이타가 "1"레벨인 경우 주기(T)의 범위내의 소정 기간(T1)동안 소정 레벨의 전압(VH)을 갖고 나머지 기간 (T-T1) 동안에는 다른 레벨의 전압(VL)을 가지며, 상기 1비트 디지탈 데이타가 "0"레벨인 경우 상기 주기(T)의 전기간동안 상기 전압(VL)을 갖게 되고, 상기 제2의 RZ신호는 상기 1비트 디지탈 데이타가"0"레벨인 경우 상기 소정 기간 (T1)동안 상기 전압(VL)을 갖고 나머지 기간(T-T1)동안에는 전압(VH)을 가지며, 상기 1비트 디지탈 데이타가 "1"레벨인 경우 상기 주기(T)의 전기간동안 상기 전압(VL)을 갖는 것을 특징으로 하는 신호 처리회로.
  15. 제14항에 있어서, 상기 발생 수단은 상기 주기 (T)를 갖는 반전 클록을 입력하는 제 1입력과 상기 제1의 NRZ 신호를 입력받아서 상기 제1의 RZ신호를 출력하는 재2입력을 구비하는 AND게이트 회로와; 상기 주기 (T)를 갖는 반전 클록을 입력받는 제1입력과 상기 제2의 NRZ신호를 입력받아서 상기 제2의 RZ신호를 츨력하는 제2입력을 구비하는 NAND게이트 회로를 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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