KR870010688A - 잡음펄스 억제회로 - Google Patents

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KR870010688A
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마사또 아베
후미다까 아사미
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야마모도 다꾸마
후지쓰 가부시끼가이샤 대
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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Abstract

내용 없음

Description

잡음펄스 억제회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 원리를 설명하기 위한 블록도.
제 2 도는 출력신호가 클록신호의 종단(부)에 의해서 발생되고, 계수회로내에 2 플립플롭이 사용된 본 발명에 의한 실시예의 논리도.
제 3 도-제 5 도는 제 2 도에 나타낸 실시예의 타이밍도로서,

Claims (9)

  1. 바이너리 상태를 갖는 입력신호에 중첩된 잡음펄스를 억제하고, 상기 잡음펄스가 없는 각 바이너리 상태의 입력 신호에 응답하여 출력신호를 출력하는 잡음펄스 억제회로에 있어서,
    트리거 신호에 응답하는 상기 입력신호를 수신하여, 래치하고 또한 상기 출력신호를 출력하기 위한 래치회로와,
    클록신호를 계수하고, 또한 상기 클록신호의 펄스단부들의기 설정된 계수의 한 순간에 상기 트리거 신호를 발생시키기 위해 상기 래치회로에 연결된 계수기 회로와,
    상기 래치회로와 상기 입력신호가 동일 논리상태를 갖는 동안에 상기 계수기회로를 리세트하고, 상기 논리상태가 상보형일 동안에 상기 계수기 회로를 동작되게 하는 신호를 발생하기 위하여 상기 래치회로와 상기 계수기 회로 모두에 연결되는 논리회로로 구성되는 잡음펄스 억제회로.
  2. 청구범위 제 1 항에 있어서, 상기 래치회로가 복수의 D-형 플립플롭으로 구성되고, 상기 계수기회로가 데이타 입력단자, 클록단자, 데이터 출력단자, 반전된 출력단자, 리세트단자로 구성되고, 상기 계수기회로의 각 데이타 입력단자가 자체의 반전출력단자에 연결되고, 각 반전된 출력단자도 최후단계를 제외한 후속단계의 상기 클록단자에 연결되고, 최후단계의 데이타 출력단자가 상기 래치회로의 클록단자에 연결된 잡음펄스 억제회로.
  3. 청구범위 제 2 항에 있어서, 상기 논리회로가,
    상기 래치회로로부터 상기 출력신호를 수신하고, 인버터를 거쳐서 상기 입력신호의 반전된 신호를 수신하기 위한 제 1 NAND와,
    상기 래치회로부터 상기 입력신호와 반전된 출력신호를 수신하기 위한 제 2 NAND와,
    상기 제 1 및 제 2 NAND들로부터 출력들을 수신하고,
    상기 계수기 회로의 플립플롭의 각 리세트 단자로 신호를 출력하기 위한 제 3 NAND와,
    제 3 NAND로부터 상기 클럭신호와 상기 출력신호를 수신하고, 상기 계수기 회로의 플립플롭의 상단계의 클록단자로 입력되는 제 4 NAND를 포함하는 잡음펄스 억제회로.
  4. 청구범위 제 2 항에 있어서, 상기 논리회로가,
    상기 래치회로부터 상기 출력신호를 수신하고, 제 1 인버터를 거쳐서 상기 입력신호의 반전된 신호를 수신하는 제 1 NAND와,
    상기 래치회로부터 상기 입력신호와 상기 반전된 출력신호를 수신하기 위한 제 2 NAND와,
    상기 제 1 및 제 2 NAND들로부터의 출력을 수신하고, 상기 계수회로의 플립플롭의 각 리세트 단자로 신호를 출력하는 제 3 NAND와,
    상기 제 3 NAND로부터 출력신호를 수신하기 위한 제 2 인버터와,
    상기 OR게이트로부터의 출력신호가 상기 계수기 회로의 상단계 플립플롭의 클록단자로 입력되는 OR게이트를 포함하는 잡음펄스 억제회로.
  5. 청구범위 제 3 항에 있어서, 상기 계수기 회로가 2 개의 D-형 플립플롭으로 구성되고, 상기 출력신호가 상기 클록신호의 제 2 종단부로의 입력신호보다 출력되는 잡음펄스 억제회로.
  6. 청구범위 제 4 항에 있어서, 상기 계수기 회로가 2 개의 D-형 플립플롭으로 구성되고, 상기 출력신호가 상기 클록신호의 제 2 선단부로의 입력신호보다 지연되어 출력되는 잡음펄스 억제회로.
  7. 청구범위 제 3 항에 있어서, 상기 계수기 회로가 3 개의 D-형 플립플롭으로 구성되고, 상기 출력신호가 상기 클록신호의 제 4 종단부로의 입력신호보다 지연되어 출력되는 잡음펄스 억제회로.
  8. 청구범위 제 4 항에 있어서, 상기 계수기 회로가 3 개의 D-형 플립플롭으로 구성되고, 상기 출력신호가 상기 클록신호의 제 4 선단부로의 입력신호보다 지연되어 출력되는 잡음펄스 억제회로.
  9. 청구범위 제 2 항에 있어서, 상기 계수기 회로가 캐스케이드로 연결된 N 유니트의 D-형 플립플롭으로 구성되고, 상기 출력신호가 상기 클록신호의 2(N-1) 회째의 단부로의 입력신호보다 지연되어 출력되는 잡음펄스 억제회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870003490A 1986-04-18 1987-04-11 잡음펄스 억제회로 KR900004188B1 (ko)

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