KR960039631A - 논리회로의 글리치 제거장치 - Google Patents

논리회로의 글리치 제거장치 Download PDF

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Abstract

본 발명은 논리회로의 글리치 제거장치에 관한 것으로, 일정주기의 제1펄스 신호와 상기 일정주기보다 큰 주기의 제2펄스신호에 대해 낸드연산을 수행하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시키는 인버터를 포함하는 논리회로에 있어서, 상기 제1펄스신호의 하강에지를 검출하는 하강에지검출기와; 상기 제2펄스신호의 상승에지를 검출하는 상승에지검출기와; 상기 상승, 하강에지검출기의 출력인 상승, 하강에지검출신호를 래치시켜 래치신호(N2)를 발생하고, 상기 낸드게이트에게 상기 제2펄스신호가 아닌 상기 래치신호(N2)와 상기 제1펄스신호에 대해서 낸드연산을 수행하도록 하여 상기 논리회로의 출력에 나타나는 글리치가 클럭펄스에 대한 지연없이 제거되게 하는 래치로 구성되어, 클럭펄스(CK)에 대한 지연없이 상기 논리회로의출력에 나타나는 글리치가 제거되도록 한 것이다.

Description

논리회로의 글리치 제거장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명 논리회로의 글리치 제거장치 블럭도, 제4도는 제3도의 각부 파형도, 제5도는 제3도의 논리회로도로, (가)는 하강에지 검출기의 논리회로도, (나)는 상승에지검출기의 논리회로도.

Claims (4)

  1. 일정주기의 제1펄스와 상기 일정주기보다 큰 주기의 제2펄스신호에 대해 낸드연산을 수행하는낸드게이트와, 상기 낸드게이트의 출력을 반전시키는 인버터를 포함하는 논리회로에 있어서, 상기 제1펄스신호의 하강에지를 검출하는 하강에지검출기와; 상기 제2펄스신호의 상승에지를 검출하는 상승에지검출기와; 상기 상승, 하강에지검출기의 출력인 상승, 하강에지출력신호를 래치시켜 래치신호(N2)를 발생하고, 상기 낸드게이트에게 상기 제2펄스신호가 아닌 상기 래치신호(N2)와 상기 제1펄스신호에 대해서 낸드연산을 수행하도록 하여 상기 논리회로의 출력에 나타나는 글리치가 클럭펄스(CK)에 대한 지연없이 제거되게 하는 래치를 구비한 것을 특징으로 하는 논리회로의 글리치 제거장치.
  2. 제1항에 있어서, 하강에지검출기는 상기 제1펄스신호를 반전시키는 제1인버터 (I2)와, 상기 제1인버터 (I2)의 출력을 반전시키는 제2인버터 (I3)와, 상기 제2인버터 (I3)의 출력을 지연시키는 제3인버터 (I4)와, 상기 제3인버터(I4)의 출력과 상기 제1펄스신호에 대해 노아연산을 수행하는 노아게이트와, 상기 노아게이트의 출력을 반전시켜서 최종적으로 출력하는 제4인버터를 구비한 것을 특징으로 하는 논리회로의 글리치 제거장치.
  3. 제1항에 있어서, 상승에지검출기는 상기 제2펄스신호를 반전시키는 제1인버터 (I11)와, 상기 제1인버터 (I11)의 출력을 반전시키는 제2인버터 (I12)와, 상기 제2인버터 (I12)의 출력을 지연시키는 제3인버터 (I13)와, 상기 제3인버터 (I13)의 출력과 상기 제2펄스신호에 대해 낸드연산을 수행하는 낸드게이트를 구비한 것을 특징으로 하는 논리회로의 글리치 제거장치
  4. 일정주기의 제1펄스신호를 제1입력단자에 그리고 상기 일정주기보다 큰 주기의 제2펄스신호를 제2입력단자에 입력받아서 노아연산을 수행하는 노아게이트를 포함하는 논리회로에 있어서, 상기 노아게이트의 제1입력단자에 입력되는 상기 제1펄스신호의 상승에지를 검출하는 상승에지검출기와; 상기 제2펄스신호의 하강에지를 검출하는 하강에지검출기와; 상기 하강, 상승에지검출기에서 출력되는 하강, 상승에지검출신호를 래치시켜서 발생된 래치신호(N2)를 상기 제2펄스신호 대신에 상기 제2입력단자에 입력해 주어 상기 논리회로의 출력에 나타나는 글리치가 클럭펄스에 대한 지연없이 제거되게 하는 래치를 구비한 것을 특징으로 하는 논리회로의 글리치 제거장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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