KR950009450A - 데이타 동기 시스템 및 방법 - Google Patents

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Abstract

제1 및 제2장치와 함께 사용되는 데이타 동기 시스템(12)은 제어 회로(34), 제1회로(36, 38, 40, 42 및 44) 및 제2회로를 갖는다. 제어 회로는 제1 및 제2제어 신호를 발생한다. 두 제어 신호의 논리 상태는 상기 두 장치의 클록 주파수의 비율에 의존한다. 제1회로는 제1장치로부터 제1데이타 신호를 수신하고, 제1제어 신호의 논리 상태에 의존하는 제2장치에 대한 제1출력 신호를 발생한다. 반대로, 제2회로는 제2장치로부터 제2데이타 신호를 수신하고, 제2제어 신호의 논리 상태에 의존하는 제1장치에 대한 제2출력 신호를 발생한다. 동기 시스템은 데이타 처리기 및 버스가 다른 클록 주파수에서 동작하는 데이타 처리 시스템으로 통합될 수 있다.

Description

데이타 동기 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성된 데이타 처리기의 블록도.

Claims (3)

  1. 제1주파수가 제2주파수보다 더 높고 제1 및 제2주파수의 비율이 정수 N,M에 대한 N:M의 가장 간단한 형태의 정수비와 같은 제1주파수에서 동작하는 제1장치 및 제2주파수에서 동작하는 제2장치와 함께 사용되는 데이타 동기 시스템(12)에 있어서, 제1주파수에서 동작하는 제1클록 신호를 수신하고 정수 N 및 제1주파수의 지수(quotient)와 같은 주기의 특징이 있는 제1 및 제2제어 신호를 발생하는 제어 회로를 구비하는데, 상기 제1제어 신호는 제1 또는 제2논리 상태를 갖고 (N-1) : N의 비율과 같은 주기의 제1부분 동안의 제1논리 상태에 및 제1부분에 후속되는 1 : N의 비율과 같은 주기의 제2부분동안의 제2논리 상태에 대응하며, 상기 제2제어 신호는 제3 또는 제4논리 상태를 갖고 1 : N의 비율과 같은 주기의 제3부분동안의 제3논리상태에 및 제3부분에 후속되는(N-1): N의 비율과 같은 주기의 제4부분 동안의 제4논리 상태에 대응하고; 상기 제어 회로에 결합되고, 제1장치로부터 제1데이타 신호를 수신하며 제2장치에 결합되는 제1출력 신호를 발생하고, 상기 주기의 제2부분동안 제1출력 신호를 발생하는 제1회로(36, 38, 40, 42, 및 44); 및 상기 제어 회로에 결합되고, 제2장치로부터 제2데이타 신호를 수신하며 제1장치에 결합되는 제2출력 신호를 발생하고, 상기 주기의 제3부분동안 제2출력 신호를 발생하는 제2회로(32)를 구비하는 것을 특징으로 하는 데이타 동기 시스템.
  2. 제1주기 클록 주파수가 제2주기 클록 주파수보다 높고 제1 및 제2주파수의 비율이 정수 N,M에 대한 N,M의 가장 간단한 형태의 정수비와 같은, 제1주기 클록 주파수에서 동작하는 데이타 처리기 및 제2주기 클록 주파수에서 동작하는 버스 사이를 이동하는 데이타를 동기화 하는 방법에 있어서, 정수 N 및 제1주기 클록 주파수의 지수와 같은 주기의 특징이 있고, 제1 또는 제2논리 상태를 가지며, (N-1):N의 비율과 같은 제1부분 동안의 제1논리 상태에 및 제1부분에 후속되는 1 : N의 비율과 같은 주기의 제2부분 동안의 제2논리 상태에 대응하는 제1제어 신호(래치/진행)를 데이타 처리기에 발생하는 단계와, 주기의 특징이 있고, 제3또는 제4논리상태를 가지며, 1 : N의 비율과 같은 주기의 제3부분동안의 제3논리상태 및 (N-1):N의 비율과 같은 주기의 제4부분 동안의 제4논리상태에 대응하는 제2제어 신호(통과/차폐)를 데이타 처리기에 발생하는 단계와; 데이터 처리기에서 제1데이타 신호(중간 처리기 출력)을 발생하는 단계와; 주기의 제2부분동안 버스에 제1데이타 신호(최종처리기 출력)를 출력하는 단계와; 버스로부터 데이타 처리기에서 제2데이타 신호(중간 버스 입력)을 수신하는 단계; 및 주기의 제3부분동안 데이타 처리기에 제2데이타 신호(최종 버스 입력)를 입력하는 단계를 포함하는 것을 특징으로 하는 데이타를 동기화하는 방법.
  3. 제2항에 있어서, 데이타 처리기에 제2제어 신호를 발생하는 상기 단계는 주기의 특징이 있으며, 제3또는 제4논리 상태를 갖고, N:M의 비율이 비정수 값일 때 주기의 제5 및 제6부분동안의 제3논리 상태에 및 주기의 제7부분 동안의 제4논리 상태에 대응하는 제2제어 신호를 발생하는 단계를 포함하는데, 상기 제6부분은 제7부분에 후속되며 상기 제7부분은 제5부분에 후속되고, 제5 및 제6부분은 1:N의 비율과 같으며 제6부분은(N-2):N의 비율과 같은 것을 특징으로 하는 데이타를 동기화 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022059A 1993-09-07 1994-09-02 데이타동기시스템및방법 KR100304036B1 (ko)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5548620A (en) * 1994-04-20 1996-08-20 Sun Microsystems, Inc. Zero latency synchronized method and apparatus for system having at least two clock domains
EP0683448B1 (en) * 1994-05-10 2002-01-09 Intel Corporation Method and apparatus for synchronous data transmission between digital devices operating at frequencies having a P/Q integer ratio
US5564027A (en) * 1995-04-20 1996-10-08 International Business Machines Corporation Low latency cadence selectable interface for data transfers between busses of differing frequencies
US5812875A (en) * 1995-05-02 1998-09-22 Apple Computer, Inc. Apparatus using a state device and a latching circuit to generate an acknowledgement signal in close proximity to the request signal for enhancing input/output controller operations
US5781765A (en) * 1995-11-03 1998-07-14 Motorola, Inc. System for data synchronization between two devices using four time domains
US5802132A (en) 1995-12-29 1998-09-01 Intel Corporation Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme
US5834956A (en) 1995-12-29 1998-11-10 Intel Corporation Core clock correction in a 2/N mode clocking scheme
US5821784A (en) * 1995-12-29 1998-10-13 Intel Corporation Method and apparatus for generating 2/N mode bus clock signals
US5862373A (en) * 1996-09-06 1999-01-19 Intel Corporation Pad cells for a 2/N mode clocking scheme
US5826067A (en) 1996-09-06 1998-10-20 Intel Corporation Method and apparatus for preventing logic glitches in a 2/n clocking scheme
EP0840237B1 (en) * 1996-10-29 2007-01-03 Matsushita Electric Industrial Co., Ltd. Synchronization of data processor with external bus
US5794019A (en) * 1997-01-22 1998-08-11 International Business Machines Corp. Processor with free running clock with momentary synchronization to subsystem clock during data transfers
US5898640A (en) * 1997-09-26 1999-04-27 Advanced Micro Devices, Inc. Even bus clock circuit
US6269136B1 (en) * 1998-02-02 2001-07-31 Microunity Systems Engineering, Inc. Digital differential analyzer data synchronizer
FI982040A (fi) * 1998-09-22 2000-03-23 Nokia Multimedia Network Terminals Oy Menetelmä ja laite datavirran synkronoimiseksi
US6549593B1 (en) 1999-07-19 2003-04-15 Thomson Licensing S.A. Interface apparatus for interfacing data to a plurality of different clock domains
US6956918B2 (en) * 2001-06-27 2005-10-18 Intel Corporation Method for bi-directional data synchronization between different clock frequencies
US7134035B2 (en) * 2003-05-30 2006-11-07 Sun Mircosystems, Inc. Method for generating a synchronization signal based on the clock ratio between two clock domains for data transfer between the domains
US7393450B2 (en) * 2003-11-26 2008-07-01 Silveri Michael A System for maintaining pH and sanitizing agent levels of water in a water feature
US7219177B2 (en) * 2004-11-23 2007-05-15 Winbond Electronics Corp. Method and apparatus for connecting buses with different clock frequencies by masking or lengthening a clock cycle of a request signal in accordance with the different clock frequencies of the buses
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7734741B2 (en) * 2004-12-13 2010-06-08 Intel Corporation Method, system, and apparatus for dynamic reconfiguration of resources

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0042924B1 (en) * 1980-06-30 1984-03-21 International Business Machines Corporation Data transfer apparatus
US4412342A (en) * 1981-12-18 1983-10-25 Gte Automatic Electric Labs Inc. Clock synchronization system
US4845437A (en) * 1985-07-09 1989-07-04 Minolta Camera Kabushiki Kaisha Synchronous clock frequency conversion circuit
EP0375794A1 (en) * 1988-12-24 1990-07-04 International Business Machines Corporation Method of synchronizing signals which are generated on different chips having on-chip clocking systems with different speed

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Publication number Publication date
KR100304036B1 (ko) 2001-11-22
TW241349B (ko) 1995-02-21
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