KR980006918A

KR980006918A - 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator)

Info

Publication number: KR980006918A
Application number: KR1019960024031A
Authority: KR
Inventors: 임준혁
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-06-26
Filing date: 1996-06-26
Publication date: 1998-03-30

Abstract

본 발명은 한 클럭과 그 클럭의 상승 에지에 동기적을 상태를 바꾸어 50% 듀티 사이클 데이타로 변환해주는 50% 듀티 사이클 데이타 발생기에 관한 것으로, 하나의 클러과 그 클럭의 상승 에지와 동기적으로 상태를 바꾸는 데이타를 50% 듀티 사이클로 변환하고, 50% 듀티를 갖지 않는 클럭과 50% 듀티 사이클 데이타 발생기의 내부 클럭이 서로 동기적이지 않는 것을 감안하여 최소 시간 차이를 갖도록 하고, 한가지 데이타 주파수 뿐만 아니라 여러가지 데이타 주파수에서도 간단한 외부 입력만으로 변환이 가능하도록 하고, AMI 코드 규칙에 맞고 회로 내부의 시간 지연에 의한 펄스의 글리치(Glitch) 현상이 없도록 하기 위한 것이다.

Description

50% 듀티 사이클 데이타 발생기 (50% Duty Cycle Data Generator)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 의한 50% 듀티 사이클 데이타 발생기의 구성도.

Claims

주파수를 선택하기 위한 데이타 주파수 신호를 입력으로 디코딩하는 주파수 제어기(1), 상기 주파수 제어기(1)로 부터 출력되는 신호에 따라 조합되어 인가되는 50% 듀티 사이클을 갖지 않는 클럭(CLK)에 대해 최소의 차이로 시스템 클럭(CLK)을 카운트하여 50% 듀티 사이클을 갖는 새로운 클럭(NCLK)을 출력하는 50% 듀티 클럭 발생기(2), 인가되는 데이타(POS/NEG)를 상기 50% 듀티 발생기(2)로 부터 출력되는 새로운 클럭(NCLK)과 동기화시켜 새로운 데이타(NPOS,NNEG)를 출력하는 데이타 동기화기(3), 및 상기 데이타 동기화(3)로 부터 출력되는 새로운 데이타(NPOS,NNEG)를 상기 50% 듀티 클럭 발생기(2)로 부터 출력되는 새로운 클럭(NCLK)과 논리 연산하여 AMI 코그 규칙에 맞는 50% 듀티 사이클 데이다(50%-POS,50%NEG)로 출력하는 펄스 발생기(4)로 구성됨을 특징으로 하는 50% 듀티 사이클 발생기
제1항에 있어서, 상기 50% 듀티 클럭 발생기(2)는 인가되는 50% 듀티 사이클을 갖지 않은 클럭(CLK)과 시스템 클럭(MCLK)을 입력으로 50% 듀티 사이클을 갖지 않은 클럭(CLK)의 라이징 에지 발생후 시스템 클럭(MCLK)의 라이징 에지에서 한 펄스 만큼 리세트 신호(RESET)를 출력하는 카운터 리세트 발생기(13), 상기 주파수 제어기(1)로부터 출력되는 신호에 따라 조합되어 상기 시스템 클럭(MCLK)을 카운팅하는 제1 카운터(11), 상기 주파수 제어기(1)로 부터 출력되는 신호에 따라 조합되고 상기 제1 카운터(11)로부터 출력되는 신호에 따라 인에이블되어 상기 시스템 클럭(CLK)을 카운팅하는 제2 카운터(12), 및 상기 카운터 리세트 발생기(13)로 부터 출력되는 리세트 신호(RESET)에 따라 리세트되고 상기 주파수 제어기(1)로 부터 출력되는 신호에 따라 조합되고 상기 제2 카운터(12)로부터 출력되는 신호에 따라 인에이블되어 상기 시스템 클럭(MCLK)을 카운팅하여 새로운 클럭(NCLK)을 출력하는 제3 카운터(14)로 구성됨을 특징으로 하는 50% 듀티 사이클 데이타 발생기.
제2항에 있어서, 상기 카운터 리세트 발생기(13)는 인가되는 50% 듀티 사이클을 갖지 않은 클럭(CLK)을 데이타 입력으로 하고 상기 시스템 클럭(MCLK)을 클럭 입력으로 하는 제1 D플립플롭(21), 상기 제1 D플립플롭(21)의 출력을 데이타 입력으로 하고 상기 시스템 클럭(MCLK)을 클럭 입력으로 하는 제2 D플립플롭(22), 상기 제1 D플립플롭(21)의 출력을 반전시키는 인버터(23), 및 상기 제2 D플립플롭(22)과 인버터(23)의 출력을 부정 논리합하여 리세트 신호(RESET)를 출력하는 노아 게이드(24)로 구성됨을 특징으로 하는 50% 듀티 사이클 데이타 발생기.
제1항에 있어서, 상기 펄스 발생기(4)는 상기 데이다 동기화기(3)로 부처 출력되는 새로운 데이타(NPOS,NNEG)를 부정 논리곱하는 낸드 게이트(31), 상기 낸드 게이트(31)의 출력과 상기 데이타 동기화기(3)로 부터 출력되는 새로운 데이타(NPOS)와 상기 50% 듀티 클럭 발생기(2)로 부터 출력되는 새로운 클럭(NCLK)을 논리곱하여 50% 듀티 사이클 데이타(50%-POS)를 출력하는 제1 앤드 게이드(32), 및 상기 낸드 게이트(31)의 출력과 상기 데이타 동기화기(3)로 부터 출력되는 새로운 데이타(NNEG)와 상기 50% 듀티 클럭 발생기(2)로 부터 출력되는 새로운 클럭(NCLK)을 논리곱하여 50% 듀티 사이클 데이타(50%-NNEG)를 출력하는 제2 앤드 게이트(33)로 구성됨을 특징으로 하는 50% 듀티 사이클 데이타 발생기

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.