JP2994882B2 - 分周回路 - Google Patents
分周回路Info
- Publication number
- JP2994882B2 JP2994882B2 JP4289887A JP28988792A JP2994882B2 JP 2994882 B2 JP2994882 B2 JP 2994882B2 JP 4289887 A JP4289887 A JP 4289887A JP 28988792 A JP28988792 A JP 28988792A JP 2994882 B2 JP2994882 B2 JP 2994882B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- dff
- frequency
- input
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、分周回路に関し、特に
１／３分周回路の改良に関するものである。
１／３分周回路の改良に関するものである。
【０００２】
【従来の技術】一般にディジタル機器においては、１つ
の発振器の高周波出力を複数の異なる回路で使用するた
めに、発振器出力のパルス周波数を分周する分周回路が
使用されている。
の発振器の高周波出力を複数の異なる回路で使用するた
めに、発振器出力のパルス周波数を分周する分周回路が
使用されている。
【０００３】分周回路としては、通常１／２分周回路が
使用されるが、要求されるパルス周波数によっては１／
３分周回路が必要となることもある。
使用されるが、要求されるパルス周波数によっては１／
３分周回路が必要となることもある。
【０００４】１／２分周回路は、例えばディレイドフリ
ップフロップ（ＤＦＦ）を１個使用して作製することが
できる。この時の１／２分周出力のデューティーは５０
％である。また、１／３分周回路は、ＤＦＦを２個使用
して作製することができる。図３は、ＤＦＦを２個使用
した１／３分周回路の従来例を示す。また図４には、こ
の１／３分周回路のタイミングチャートが示される。
ップフロップ（ＤＦＦ）を１個使用して作製することが
できる。この時の１／２分周出力のデューティーは５０
％である。また、１／３分周回路は、ＤＦＦを２個使用
して作製することができる。図３は、ＤＦＦを２個使用
した１／３分周回路の従来例を示す。また図４には、こ
の１／３分周回路のタイミングチャートが示される。
【０００５】図３において、Ｉ2 Ｌ（インテグレーテッ
ド・インジェクション・ロジック）回路で構成される第
１のＤＦＦ（ＦＦ−１）及び第２のＤＦＦ（ＦＦ−２）
の各クロック入力端子Ｃに、分周すべきパルス信号が供
給される。ＦＦ−１、ＦＦ−２のＱ出力端子は２個あ
り、夫々Ｑ１、Ｑ２で示される。各Ｑ１出力は共通接続
されているので、いわゆるワイヤードＡＮＤ回路を構成
し、インバータ１０によって反転されてＦＦ−１のＤ入
力に供給される。また、ＦＦ−１のＱ２出力はＦＦ−２
のＤ入力に供給され、ＦＦ−２のＱ２端子から１／３分
周出力（ＯＵＴ）が得られる。
ド・インジェクション・ロジック）回路で構成される第
１のＤＦＦ（ＦＦ−１）及び第２のＤＦＦ（ＦＦ−２）
の各クロック入力端子Ｃに、分周すべきパルス信号が供
給される。ＦＦ−１、ＦＦ−２のＱ出力端子は２個あ
り、夫々Ｑ１、Ｑ２で示される。各Ｑ１出力は共通接続
されているので、いわゆるワイヤードＡＮＤ回路を構成
し、インバータ１０によって反転されてＦＦ−１のＤ入
力に供給される。また、ＦＦ−１のＱ２出力はＦＦ−２
のＤ入力に供給され、ＦＦ−２のＱ２端子から１／３分
周出力（ＯＵＴ）が得られる。
【０００６】図４において、ＩＮが各ＤＦＦのＣ端子に
入力される分周すべきパルス信号（クロックパルス）で
あり、Ｑ１、Ｑ２が各ＤＦＦのＱ１、Ｑ２端子からの出
力信号、Ｄが各ＤＦＦのＤ端子への入力信号である。各
ＤＦＦは、クロックパルスの立下がりエッジで動作し、
各入出力信号は、図４のタイミングチャートに従って変
化する。
入力される分周すべきパルス信号（クロックパルス）で
あり、Ｑ１、Ｑ２が各ＤＦＦのＱ１、Ｑ２端子からの出
力信号、Ｄが各ＤＦＦのＤ端子への入力信号である。各
ＤＦＦは、クロックパルスの立下がりエッジで動作し、
各入出力信号は、図４のタイミングチャートに従って変
化する。
【０００７】
【発明が解決しようとする課題】図４のＱ２のパルス波
形から明らかなように、従来の１／３分周回路の出力の
デューティーは６６％となっている。しかし、分周回路
の出力としては、デューティーが５０％である方が好ま
しい場合が多い。
形から明らかなように、従来の１／３分周回路の出力の
デューティーは６６％となっている。しかし、分周回路
の出力としては、デューティーが５０％である方が好ま
しい場合が多い。
【０００８】例えばＦＭステレオマルチプレクスにおい
て、分周された信号をスイッチング信号等に使用するた
めには、デューティーを５０％にする必要がある。この
ため、１／３分周回路は、出力信号のデューティーが５
０％である１／２分周回路と組み合わせて使用しなけれ
ばならず、すなわち１／２分周回路を最終段に使用する
必要があった。
て、分周された信号をスイッチング信号等に使用するた
めには、デューティーを５０％にする必要がある。この
ため、１／３分周回路は、出力信号のデューティーが５
０％である１／２分周回路と組み合わせて使用しなけれ
ばならず、すなわち１／２分周回路を最終段に使用する
必要があった。
【０００９】この場合、既存の発振器の発振周波数の１
／６の周波数を有する分周信号を使用するなら問題はな
い。しかし、既存の発振器の発振周波数の１／３の周波
数の分周信号を使用する場合には、既存の発振器の２倍
の周波数の信号を生ずる発振器を使用し、１／３分周回
路と１／２分周回路とを組み合わせて使用できるように
しなければデューティーが５０％の信号が得られない。
従って、既存の発振器を使用することができなくなるの
で発振子のコストアップや素子数の増加を招いていた。
／６の周波数を有する分周信号を使用するなら問題はな
い。しかし、既存の発振器の発振周波数の１／３の周波
数の分周信号を使用する場合には、既存の発振器の２倍
の周波数の信号を生ずる発振器を使用し、１／３分周回
路と１／２分周回路とを組み合わせて使用できるように
しなければデューティーが５０％の信号が得られない。
従って、既存の発振器を使用することができなくなるの
で発振子のコストアップや素子数の増加を招いていた。
【００１０】一方、１／３分周回路の出力信号のデュー
ティーを５０％にできれば、１／３分周出力を直接使用
することができ、１／２分周回路を使用する必要がなく
なるので、既存の発振器を使用できる。
ティーを５０％にできれば、１／３分周出力を直接使用
することができ、１／２分周回路を使用する必要がなく
なるので、既存の発振器を使用できる。
【００１１】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、既存の発振器を使用でき、発振
子のコストアップや素子数の増加をなくすため、出力信
号のデューティーが５０％である１／３分周回路を提供
することにある。
のであり、その目的は、既存の発振器を使用でき、発振
子のコストアップや素子数の増加をなくすため、出力信
号のデューティーが５０％である１／３分周回路を提供
することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロックパルスが供給される第１のＤＦ
Ｆと、第１のＤＦＦの第２のＱ出力がＤ入力に供給され
るとともに、クロックパルスが供給される第２のＤＦＦ
とを有し、第１及び第２のＤＦＦの第１のＱ出力が共通
接続され、かつ反転されて第１のＤＦＦのＤ入力に接続
され、第２のＤＦＦの第２のＱ出力から１／３分周出力
を得る分周回路において、クロックパルスが反転して入
力され、Ｑ出力が第２のＤＦＦの第２のＱ出力とともに
１／３分周出力を形成する第３のＤＦＦを含み、第１の
ＤＦＦのＱ（−）出力と第１及び第２のＤＦＦの共通か
つ反転された第１のＱ出力とが共通接続され、かつ反転
されて第３のＤＦＦのＤ入力に供給され、第２及び第３
のＤＦＦの共通出力によりデューティーが５０％の分周
出力を得ることを特徴とする。
に、本発明は、クロックパルスが供給される第１のＤＦ
Ｆと、第１のＤＦＦの第２のＱ出力がＤ入力に供給され
るとともに、クロックパルスが供給される第２のＤＦＦ
とを有し、第１及び第２のＤＦＦの第１のＱ出力が共通
接続され、かつ反転されて第１のＤＦＦのＤ入力に接続
され、第２のＤＦＦの第２のＱ出力から１／３分周出力
を得る分周回路において、クロックパルスが反転して入
力され、Ｑ出力が第２のＤＦＦの第２のＱ出力とともに
１／３分周出力を形成する第３のＤＦＦを含み、第１の
ＤＦＦのＱ（−）出力と第１及び第２のＤＦＦの共通か
つ反転された第１のＱ出力とが共通接続され、かつ反転
されて第３のＤＦＦのＤ入力に供給され、第２及び第３
のＤＦＦの共通出力によりデューティーが５０％の分周
出力を得ることを特徴とする。
【００１３】
【作用】上記構成によれば、従来の１／３分周回路に第
３のＤＦＦを付加したことにより、デューティーが６６
％である第２のＤＦＦのＱ出力と第３のＤＦＦのＱ出力
とがワイヤードＡＮＤ回路を構成するので、その結果、
分周出力のデューティーが５０％となる。
３のＤＦＦを付加したことにより、デューティーが６６
％である第２のＤＦＦのＱ出力と第３のＤＦＦのＱ出力
とがワイヤードＡＮＤ回路を構成するので、その結果、
分周出力のデューティーが５０％となる。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１５】図１には、本発明に係る１／３分周回路の
実施例の回路図を示す。図１において、Ｉ2 Ｌ回路で構
成される第１のＤＦＦ（ＦＦ−１）及び第２のＤＦＦ
（ＦＦ−２）の各クロック入力端子Ｃに、分周すべきパ
ルス信号（クロックパルス）が供給される。ＦＦ−１、
ＦＦ−２のＱ出力端子は２個あり、夫々Ｑ１、Ｑ２とな
っている。各Ｑ１出力は共通接続されているので、いわ
ゆるワイヤードＡＮＤ回路を構成し、インバータ１０に
よって反転されてＦＦ−１のＤ入力に供給される。ま
た、ＦＦ−１のＱ２出力はＦＦ−２のＤ入力に供給さ
れ、ＦＦ−２のＱ２端子から１／３分周出力（ＯＵＴ）
が得られる。この出力は、本来従来例の図４に示される
ＦＦ−２のＱ２の波形と同じ波形であって、デューティ
ーが６６％、すなわちＨとＬの時間の比が２：１となっ
ている。
実施例の回路図を示す。図１において、Ｉ2 Ｌ回路で構
成される第１のＤＦＦ（ＦＦ−１）及び第２のＤＦＦ
（ＦＦ−２）の各クロック入力端子Ｃに、分周すべきパ
ルス信号（クロックパルス）が供給される。ＦＦ−１、
ＦＦ−２のＱ出力端子は２個あり、夫々Ｑ１、Ｑ２とな
っている。各Ｑ１出力は共通接続されているので、いわ
ゆるワイヤードＡＮＤ回路を構成し、インバータ１０に
よって反転されてＦＦ−１のＤ入力に供給される。ま
た、ＦＦ−１のＱ２出力はＦＦ−２のＤ入力に供給さ
れ、ＦＦ−２のＱ２端子から１／３分周出力（ＯＵＴ）
が得られる。この出力は、本来従来例の図４に示される
ＦＦ−２のＱ２の波形と同じ波形であって、デューティ
ーが６６％、すなわちＨとＬの時間の比が２：１となっ
ている。
【００１６】ＦＦ−３は従来の回路に新たに付加された
ＤＦＦである。ＦＦ−３のクロック端子Ｃには、ＦＦ−
１、ＦＦ−２のクロック端子Ｃへの入力信号がインバ−
タ１２により反転されて供給される。またＦＦ−３のＤ
入力端子には、ＦＦ−１のＱ（−）出力と、ＦＦ−１及
びＦＦ−２のＱ１出力が共通接続され、かつインバ−タ
１０により反転された出力（すなわちＦＦ−１のＤ入力
信号）とが、さらに共通接続され、かつインバ−タ１１
により反転されて供給される。ＦＦ−３のＱ出力は１つ
であって、やはりデューティーが６６％の１／３分周出
力となり、ＦＦ−２のＱ２端子からの１／３分周出力と
共通接続され、ワイヤードＡＮＤ回路を構成して、デュ
ーティー５０％の分周出力（ＯＵＴ）をアウトプットす
る。
ＤＦＦである。ＦＦ−３のクロック端子Ｃには、ＦＦ−
１、ＦＦ−２のクロック端子Ｃへの入力信号がインバ−
タ１２により反転されて供給される。またＦＦ−３のＤ
入力端子には、ＦＦ−１のＱ（−）出力と、ＦＦ−１及
びＦＦ−２のＱ１出力が共通接続され、かつインバ−タ
１０により反転された出力（すなわちＦＦ−１のＤ入力
信号）とが、さらに共通接続され、かつインバ−タ１１
により反転されて供給される。ＦＦ−３のＱ出力は１つ
であって、やはりデューティーが６６％の１／３分周出
力となり、ＦＦ−２のＱ２端子からの１／３分周出力と
共通接続され、ワイヤードＡＮＤ回路を構成して、デュ
ーティー５０％の分周出力（ＯＵＴ）をアウトプットす
る。
【００１７】図２には、図１の１／３分周回路の各部の
信号のタイミングチャートを示す。ＩＮが入力信号であ
るクロックパルス、Ｑ１、Ｑ２が各ＤＦＦのＱ１、Ｑ２
端子の出力信号、Ｄが各ＤＦＦのＤ端子の入力信号であ
る。また、Ｑ（−）はＦＦ−１のＱ（−）端子の出力信
号である。ＦＦ−３はＱ出力が１つなので、タイミング
チャートにはＱと表示している。ＦＦ−１及びＦＦ−２
は、クロックパルスの立下がりエッジで動作する。
信号のタイミングチャートを示す。ＩＮが入力信号であ
るクロックパルス、Ｑ１、Ｑ２が各ＤＦＦのＱ１、Ｑ２
端子の出力信号、Ｄが各ＤＦＦのＤ端子の入力信号であ
る。また、Ｑ（−）はＦＦ−１のＱ（−）端子の出力信
号である。ＦＦ−３はＱ出力が１つなので、タイミング
チャートにはＱと表示している。ＦＦ−１及びＦＦ−２
は、クロックパルスの立下がりエッジで動作する。
【００１８】ＦＦ−１のＱ２がＤＦＦの本来のＱ出力波
形であり、デューティーが６６％、すなわちＨとＬの時
間の比が２：１となっている。この出力がＦＦ−２のＤ
入力となるので同じ波形となっている。Ｑ１は２つのＤ
ＦＦのＱ出力が共通接続され、ワイヤードＡＮＤ回路を
構成しているので、両方のＤＦＦのＱ出力がＨの時のみ
Ｈとなる。図２に示すＦＦ−１のＱ２出力とＦＦ−２の
Ｑ２出力の波形から明らかなように、両方のＤＦＦのＱ
出力は、クロックパルスの１周期分だけ位相がずれてい
るので、ＦＦ−１のＱ２出力がＨとなっている時間がク
ロックパルスの２周期分であるのに対し、Ｑ１出力がＨ
となっている時間はクロックパルス１周期分である。
形であり、デューティーが６６％、すなわちＨとＬの時
間の比が２：１となっている。この出力がＦＦ−２のＤ
入力となるので同じ波形となっている。Ｑ１は２つのＤ
ＦＦのＱ出力が共通接続され、ワイヤードＡＮＤ回路を
構成しているので、両方のＤＦＦのＱ出力がＨの時のみ
Ｈとなる。図２に示すＦＦ−１のＱ２出力とＦＦ−２の
Ｑ２出力の波形から明らかなように、両方のＤＦＦのＱ
出力は、クロックパルスの１周期分だけ位相がずれてい
るので、ＦＦ−１のＱ２出力がＨとなっている時間がク
ロックパルスの２周期分であるのに対し、Ｑ１出力がＨ
となっている時間はクロックパルス１周期分である。
【００１９】一方、ＦＦ−３のＤ入力は、インバ−タ１
０の出力（ＦＦ−１のＤ入力）とＱ（−）出力とが共通
接続され、その後反転されているので、両方の信号がＨ
の時のみＬとなる。ＦＦ−２のＱ２出力とＦＦ−３のＱ
出力とは共通接続され、ワイヤードＡＮＤ回路を構成し
ているので、両方の出力がＨの時のみＨとなり、この共
通された出力が分周出力となる。ここで、図１に示す通
り、ＦＦ−３のクロック端子Ｃには反転されたクロック
パルスが入るので、ＦＦ−３はクロックパルスの立上が
りエッジで動作する。このため、動作タイミングがＦＦ
−１、ＦＦ−２とクロックパルスの１／２周期分だけず
れる。この結果、ＦＦ−２のＱ２出力がＨとなっている
時間が、図２のａに示すように、クロックパルスの１／
２周期分短くなり、ＦＦ−３のＱ出力がＨとなる時点
が、図２のｂに示すように、クロックパルスの１／２周
期分遅くなり、両方の出力波形が同一かつ同位相とな
る。ＦＦ−１のＱ２出力の波形から分かるように、ＦＦ
−１のＱ２出力及びＦＦ−３のＱ出力がＨとなっている
時間は、本来クロックパルスの２周期分であり、従っ
て、分周出力の波形は、Ｈの時間がクロックパルスの
１．５周期分となる。また１／３分周回路においては、
分周出力の周期はクロックパルスの３周期分となってい
るので、結局分周出力の波形はＨとＬの時間が夫々クロ
ックパルスの１．５周期分で等しくなり、そのデューテ
ィーが５０％となる。
０の出力（ＦＦ−１のＤ入力）とＱ（−）出力とが共通
接続され、その後反転されているので、両方の信号がＨ
の時のみＬとなる。ＦＦ−２のＱ２出力とＦＦ−３のＱ
出力とは共通接続され、ワイヤードＡＮＤ回路を構成し
ているので、両方の出力がＨの時のみＨとなり、この共
通された出力が分周出力となる。ここで、図１に示す通
り、ＦＦ−３のクロック端子Ｃには反転されたクロック
パルスが入るので、ＦＦ−３はクロックパルスの立上が
りエッジで動作する。このため、動作タイミングがＦＦ
−１、ＦＦ−２とクロックパルスの１／２周期分だけず
れる。この結果、ＦＦ−２のＱ２出力がＨとなっている
時間が、図２のａに示すように、クロックパルスの１／
２周期分短くなり、ＦＦ−３のＱ出力がＨとなる時点
が、図２のｂに示すように、クロックパルスの１／２周
期分遅くなり、両方の出力波形が同一かつ同位相とな
る。ＦＦ−１のＱ２出力の波形から分かるように、ＦＦ
−１のＱ２出力及びＦＦ−３のＱ出力がＨとなっている
時間は、本来クロックパルスの２周期分であり、従っ
て、分周出力の波形は、Ｈの時間がクロックパルスの
１．５周期分となる。また１／３分周回路においては、
分周出力の周期はクロックパルスの３周期分となってい
るので、結局分周出力の波形はＨとＬの時間が夫々クロ
ックパルスの１．５周期分で等しくなり、そのデューテ
ィーが５０％となる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
従来の１／３分周回路に第３のＤＦＦを付加して、デュ
ーティーが６６％である第２のＤＦＦのＱ２出力と第３
のＤＦＦのＱ出力とを共通接続することにより、ワイヤ
ードＡＮＤ回路を構成させ、１／３分周出力のデューテ
ィーが５０％である分周回路を提供できる。
従来の１／３分周回路に第３のＤＦＦを付加して、デュ
ーティーが６６％である第２のＤＦＦのＱ２出力と第３
のＤＦＦのＱ出力とを共通接続することにより、ワイヤ
ードＡＮＤ回路を構成させ、１／３分周出力のデューテ
ィーが５０％である分周回路を提供できる。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のタイミングチャートを示す図
である。
である。
【図３】従来の１／３分周回路の回路図である。
【図４】従来の１／３分周回路のタイミングチャートを
示す図である。
示す図である。
ＦＦ−１ 第１のＤＦＦ ＦＦ−２ 第２のＤＦＦ ＦＦ−３ 第３のＤＦＦ １０、１１、１２ インバ−タ
Claims (1)
- 【請求項１】 クロックパルスが供給される第１のＤＦ
Ｆと、 前記第１のＤＦＦの第２のＱ出力がＤ入力に供給される
とともに、前記クロックパルスが供給される第２のＤＦ
Ｆとを有し、 前記第１及び第２のＤＦＦの第１のＱ出力が共通接続さ
れ、かつ反転されて前記第１のＤＦＦのＤ入力に接続さ
れ、前記第２のＤＦＦの第２のＱ出力から１／３分周出
力を得る分周回路において、 前記クロックパルスが反転して入力され、Ｑ出力が前記
第２のＤＦＦの第２のＱ出力とともに１／３分周出力を
形成する第３のＤＦＦを含み、 前記第１のＤＦＦのＱ（−）出力と前記第１及び第２の
ＤＦＦの共通かつ反転された第１のＱ出力とが共通接続
されかつ反転されて前記第３のＤＦＦのＤ入力に供給さ
れ、前記第２及び第３のＤＦＦの共通出力によりデュー
ティーが５０％の分周出力を得る分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289887A JP2994882B2 (ja) | 1992-10-28 | 1992-10-28 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289887A JP2994882B2 (ja) | 1992-10-28 | 1992-10-28 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140923A JPH06140923A (ja) | 1994-05-20 |
| JP2994882B2 true JP2994882B2 (ja) | 1999-12-27 |
Family
ID=17749062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289887A Expired - Fee Related JP2994882B2 (ja) | 1992-10-28 | 1992-10-28 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994882B2 (ja) |
-
1992
- 1992-10-28 JP JP4289887A patent/JP2994882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140923A (ja) | 1994-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6389095B1 (en) | Divide-by-three circuit | |
| US6329861B1 (en) | Clock generator circuit | |
| JP2994882B2 (ja) | 分周回路 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JPH0548432A (ja) | １／３分周回路 | |
| JP2884193B2 (ja) | 色信号処理用分周器 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JP3185768B2 (ja) | 周波数比較器及びこれを用いたクロック抽出回路 | |
| JP3024130B2 (ja) | 任意位相抽出回路 | |
| JP2959420B2 (ja) | 位相比較回路 | |
| JPH0731628Y2 (ja) | パルス発生回路 | |
| JP2592522B2 (ja) | Ｐｎ符号の位相変調回路 | |
| JPH0523632U (ja) | ３分の１分周回路 | |
| JPH03758Y2 (ja) | ||
| JPH05243975A (ja) | クロック分周回路 | |
| JPS5926675Y2 (ja) | 分周回路 | |
| JP2606550B2 (ja) | 位相比較回路 | |
| JPH1084277A (ja) | クロック生成回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH04186913A (ja) | エッジ検出回路 | |
| JPS62227220A (ja) | 分周回路 | |
| KR980006918A (ko) | 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator) | |
| JPH09284058A (ja) | 位相比較回路 | |
| JPH0556656A (ja) | 基準クロツクを利用したデイジタル・デツドタイム回路 | |
| JPS6019694B2 (ja) | 並列処理形信号変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |