JPH05243975A - クロック分周回路 - Google Patents
クロック分周回路Info
- Publication number
- JPH05243975A JPH05243975A JP4041838A JP4183892A JPH05243975A JP H05243975 A JPH05243975 A JP H05243975A JP 4041838 A JP4041838 A JP 4041838A JP 4183892 A JP4183892 A JP 4183892A JP H05243975 A JPH05243975 A JP H05243975A
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- JP
- Japan
- Prior art keywords
- reset signal
- circuit
- clock
- output
- frequency dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】外部からのリセット信号と分周出力との時間軸
の変動を、動作クロックの１／２周期以内の時間に収め
る。 【構成】５０％デューティーの動作クロックの立ち上が
りエッジと立ち下がりエッジでそれぞれ動作し、外部か
らのリセット信号で同時にリセットされる同一構成の２
つの分周回路２３、２５を用意し、分周回路２３、２５
の各々の出力の論理和を論理和回路２６を通して取り出
している。
の変動を、動作クロックの１／２周期以内の時間に収め
る。 【構成】５０％デューティーの動作クロックの立ち上が
りエッジと立ち下がりエッジでそれぞれ動作し、外部か
らのリセット信号で同時にリセットされる同一構成の２
つの分周回路２３、２５を用意し、分周回路２３、２５
の各々の出力の論理和を論理和回路２６を通して取り出
している。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル電子回路に
用いられ、基準クロックを分周するクロック分周回路に
関する。
用いられ、基準クロックを分周するクロック分周回路に
関する。
【０００２】
【従来の技術】リセット動作が可能な基準クロックの分
周回路では、リセット信号が分周回路の動作クロックに
非同期の場合、リセット信号と、動作クロックとのタイ
ミングによっては、リセット信号と分周回路の出力との
関係が、最大で動作クロックの１周期分の変動を持つ。
以下、図３（Ａ）及び（Ｂ）を参照して、１／２分周回
路の例を説明する。
周回路では、リセット信号が分周回路の動作クロックに
非同期の場合、リセット信号と、動作クロックとのタイ
ミングによっては、リセット信号と分周回路の出力との
関係が、最大で動作クロックの１周期分の変動を持つ。
以下、図３（Ａ）及び（Ｂ）を参照して、１／２分周回
路の例を説明する。
【０００３】フリップフロップ回路１０のクロック入力
端には、基準クロックが供給される。またリセット端に
はリセット信号が供給される。このフリップフロップ回
路１０は、基準クロックの立ち上がりエッジが到来する
度に、出力の状態を反転する回路であり、リセット信号
によってその出力がローレベル“Ｌ”にリセットされ
る。この回路において、リセット信号の解除タイミング
が基準クロックに非同期の場合、分周出力のみクロック
に同期して出力されるため、リセット信号と分周出力の
関係は、最大１クロックの周期分の変動を持つことにな
る。同図（Ｂ）には、リセットタイミングと分周出力の
時間変動の関係を示している。
端には、基準クロックが供給される。またリセット端に
はリセット信号が供給される。このフリップフロップ回
路１０は、基準クロックの立ち上がりエッジが到来する
度に、出力の状態を反転する回路であり、リセット信号
によってその出力がローレベル“Ｌ”にリセットされ
る。この回路において、リセット信号の解除タイミング
が基準クロックに非同期の場合、分周出力のみクロック
に同期して出力されるため、リセット信号と分周出力の
関係は、最大１クロックの周期分の変動を持つことにな
る。同図（Ｂ）には、リセットタイミングと分周出力の
時間変動の関係を示している。
【０００４】
【発明が解決しようとする課題】上記したように従来の
分周回路によると、外部からのリセット信号と分周出力
との時間軸の変動が、最大で動作クロックの１周期分も
あるという問題がある。この変動を小さくするために
は、基準クロックの周波数を高くすることが良いが、シ
ステムの制約上クロック周波数を高くできない場合等
は、妥協せざるを得ないという欠点がある。
分周回路によると、外部からのリセット信号と分周出力
との時間軸の変動が、最大で動作クロックの１周期分も
あるという問題がある。この変動を小さくするために
は、基準クロックの周波数を高くすることが良いが、シ
ステムの制約上クロック周波数を高くできない場合等
は、妥協せざるを得ないという欠点がある。
【０００５】そこでこの発明は、外部からのリセット信
号と分周出力との時間軸の変動を、動作クロックの１／
２周期以内の時間に収めることができる基準クロック分
周回路を提供することを目的とする。
号と分周出力との時間軸の変動を、動作クロックの１／
２周期以内の時間に収めることができる基準クロック分
周回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、５０％デュ
ーティーの動作クロックの立ち上がりエッジと立ち下が
りエッジでそれぞれ動作し、外部からのリセット信号で
同時にリセットされる同一構成の２つの分周回路と、前
記分周回路の各々の出力の論理和をとる論理和回路とを
備えるものである。
ーティーの動作クロックの立ち上がりエッジと立ち下が
りエッジでそれぞれ動作し、外部からのリセット信号で
同時にリセットされる同一構成の２つの分周回路と、前
記分周回路の各々の出力の論理和をとる論理和回路とを
備えるものである。
【０００７】
【作用】上記の手段により、２つの分周回路はそれぞれ
異なるエッジで動作し、リセット信号の解除の後に到来
する方のクロックのエッジから分周動作を開始すること
が可能となり、リセット信号から分周出力間での時間の
変動は動作クロックの周期の１／２以下に収められる。
異なるエッジで動作し、リセット信号の解除の後に到来
する方のクロックのエッジから分周動作を開始すること
が可能となり、リセット信号から分周出力間での時間の
変動は動作クロックの周期の１／２以下に収められる。
【０００８】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【０００９】図１（Ａ）はこの発明の一実施例である。
入力端２０には外部リセット信号が供給され、第１と第
２のフリップフロップ回路２３、２５のリセット端Ｒに
入力される。入力端２１には基準クロックが供給され、
第１のフリップフロップ回路２３のクロック入力端ＣＫ
に供給されるとともに、インバータ２４を介して第２の
フリップフロップ回路２５のクロック入力端ＣＫに供給
される。第１と第２のフリップフロップ回路２３、２５
の各分周出力は、オア回路２６に供給され、このオア回
路２６の出力が出力端２７に導出される。分周回路２
３、２５は同一構成のものである。
入力端２０には外部リセット信号が供給され、第１と第
２のフリップフロップ回路２３、２５のリセット端Ｒに
入力される。入力端２１には基準クロックが供給され、
第１のフリップフロップ回路２３のクロック入力端ＣＫ
に供給されるとともに、インバータ２４を介して第２の
フリップフロップ回路２５のクロック入力端ＣＫに供給
される。第１と第２のフリップフロップ回路２３、２５
の各分周出力は、オア回路２６に供給され、このオア回
路２６の出力が出力端２７に導出される。分周回路２
３、２５は同一構成のものである。
【００１０】図１（Ｂ）は、上記回路の各部の信号波形
である。この回路によると、第１と第２のフリップフロ
ップ回路２３、２５の分周出力ＦＦ１とＦＦ２とは、位
相が１８０度ずれていることになる。また、基準クロッ
クのエッジのうち、最初に到来するエッジから分周動作
を開始することになる。この結果、分周出力ＦＦ１とＦ
Ｆ２の論理和出力（この例では立ち上がり）は、リセッ
ト信号からずれたとしても、最大でも基準クロックの周
期の１／２の時間分となる。この実施例では、１／２分
周回路の例を示したが、１／２分周回路であるＴフリッ
プフロップ回路を１／Ｎ分周回路に置き換えることによ
り１／Ｎ分周回路を実現することができる。
である。この回路によると、第１と第２のフリップフロ
ップ回路２３、２５の分周出力ＦＦ１とＦＦ２とは、位
相が１８０度ずれていることになる。また、基準クロッ
クのエッジのうち、最初に到来するエッジから分周動作
を開始することになる。この結果、分周出力ＦＦ１とＦ
Ｆ２の論理和出力（この例では立ち上がり）は、リセッ
ト信号からずれたとしても、最大でも基準クロックの周
期の１／２の時間分となる。この実施例では、１／２分
周回路の例を示したが、１／２分周回路であるＴフリッ
プフロップ回路を１／Ｎ分周回路に置き換えることによ
り１／Ｎ分周回路を実現することができる。
【００１１】図２（Ａ）はこの発明の他の実施例であ
り、同図（Ｂ）は各部の信号波形図である。入力端４０
には、外部リセット信号が供給され、入力端４１には基
準クロックが供給される。入力端４１は、第１のフリッ
プフロップ回路４２のクロック入力端ＣＫに接続される
とともに、インバータ４３を介して第２のフリップフロ
ップ回路４４のクロック入力端ＣＫに接続される。フリ
ップフロップ回路４２、４４の分周出力ＦＦ１、ＦＦ２
は、オア回路４５に入力され、論理和をとられて出力端
４８に導出される。外部リセット信号は、第１のフリッ
プフロップ回路４２のリセット端に供給されるのである
が、この場合、オア回路４６により、フリップフロップ
回路４４の分周出力ＦＦ２との論理和がとられて入力さ
れる。また、外部リセット信号は、第２のフリップフロ
ップ回路４４のリセット端Ｒに供給されるのであるが、
この場合、オア回路４７により、フリップフロップ回路
４２の分周出力との論理和がとられて入力される。
り、同図（Ｂ）は各部の信号波形図である。入力端４０
には、外部リセット信号が供給され、入力端４１には基
準クロックが供給される。入力端４１は、第１のフリッ
プフロップ回路４２のクロック入力端ＣＫに接続される
とともに、インバータ４３を介して第２のフリップフロ
ップ回路４４のクロック入力端ＣＫに接続される。フリ
ップフロップ回路４２、４４の分周出力ＦＦ１、ＦＦ２
は、オア回路４５に入力され、論理和をとられて出力端
４８に導出される。外部リセット信号は、第１のフリッ
プフロップ回路４２のリセット端に供給されるのである
が、この場合、オア回路４６により、フリップフロップ
回路４４の分周出力ＦＦ２との論理和がとられて入力さ
れる。また、外部リセット信号は、第２のフリップフロ
ップ回路４４のリセット端Ｒに供給されるのであるが、
この場合、オア回路４７により、フリップフロップ回路
４２の分周出力との論理和がとられて入力される。
【００１２】このようにお互いの分周出力をリセット信
号にすることにより、同図（Ｂ）に示すタイミングのよ
うに基準クロックを２／３に分周した出力を得ることが
できる。この回路においても、先の実施例と同様に、リ
セット信号の解除の後、最初に到来する方のクロックの
エッジから分周動作を開始することが可能であり、リセ
ット信号のタイミングが基準クロックに非同期の場合、
リセット信号の解除と分周出力との間の変動を、最大で
も１／２クロックの周期分に収めることができる。この
例では、２／３分周回路の例を示したが、１／２分周回
路であるフリップフロップ回路を１／Ｎ分周回路に置き
換えれば、２／（２Ｎ−１）分周回路を実現できる。
号にすることにより、同図（Ｂ）に示すタイミングのよ
うに基準クロックを２／３に分周した出力を得ることが
できる。この回路においても、先の実施例と同様に、リ
セット信号の解除の後、最初に到来する方のクロックの
エッジから分周動作を開始することが可能であり、リセ
ット信号のタイミングが基準クロックに非同期の場合、
リセット信号の解除と分周出力との間の変動を、最大で
も１／２クロックの周期分に収めることができる。この
例では、２／３分周回路の例を示したが、１／２分周回
路であるフリップフロップ回路を１／Ｎ分周回路に置き
換えれば、２／（２Ｎ−１）分周回路を実現できる。
【００１３】
【発明の効果】以上説明したようにこの発明によれば、
外部からのリセット信号と分周出力との時間軸の変動
を、動作クロックの１／２周期以内の時間に収めること
ができる。
外部からのリセット信号と分周出力との時間軸の変動
を、動作クロックの１／２周期以内の時間に収めること
ができる。
【図１】この発明の一実施例を示す回路図及びその動作
タイミング図。
タイミング図。
【図２】この発明の他の実施例を示す回路図及びその動
作タイミング図。
作タイミング図。
【図３】従来の分周回路を示す図及びその動作タイミン
グ図。
グ図。
２３、２５…フリップフロップ回路、２４…インバー
タ、２６…オア回路。
タ、２６…オア回路。
Claims (1)
- 【請求項１】５０％デューティーの動作クロックの立ち
上がりエッジと立ち下がりエッジでそれぞれ動作し、外
部からのリセット信号で同時にリセットされる同一構成
の２つの分周回路と、前記分周回路の各々の出力の論理
和をとる論理和回路とを備え、前記論理和回路の出力を
分周出力として用いるクロック分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041838A JPH05243975A (ja) | 1992-02-28 | 1992-02-28 | クロック分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041838A JPH05243975A (ja) | 1992-02-28 | 1992-02-28 | クロック分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243975A true JPH05243975A (ja) | 1993-09-21 |
Family
ID=12619403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041838A Pending JPH05243975A (ja) | 1992-02-28 | 1992-02-28 | クロック分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399947B1 (ko) * | 2000-12-30 | 2003-09-29 | 주식회사 하이닉스반도체 | 클럭신호 발생회로 |
| US7154311B2 (en) * | 2003-12-29 | 2006-12-26 | Hynix Semiconductor Inc. | Delay locked loop in semiconductor memory device and locking method thereof |
-
1992
- 1992-02-28 JP JP4041838A patent/JPH05243975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399947B1 (ko) * | 2000-12-30 | 2003-09-29 | 주식회사 하이닉스반도체 | 클럭신호 발생회로 |
| US7154311B2 (en) * | 2003-12-29 | 2006-12-26 | Hynix Semiconductor Inc. | Delay locked loop in semiconductor memory device and locking method thereof |
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