JPH0645891A - パルス整形回路およびそれを利用した可変分周器システム - Google Patents
パルス整形回路およびそれを利用した可変分周器システムInfo
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- JPH0645891A JPH0645891A JP19816092A JP19816092A JPH0645891A JP H0645891 A JPH0645891 A JP H0645891A JP 19816092 A JP19816092 A JP 19816092A JP 19816092 A JP19816092 A JP 19816092A JP H0645891 A JPH0645891 A JP H0645891A
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Abstract
(57)【要約】
【目的】 入力クロックの周波数が高いときでもハイレ
ベルの期間とロウレベルの期間を一定時間確保し、安定
に動作するパルス整形回路を提供する。 【構成】 フリップフロップ１のＤ入力をハイレベルに
固定し、フリップフロップ１のＱ出力を遅延回路２に入
力し、遅延回路２の出力をフリップフロップ１のリセッ
ト端子に与え、出力信号をフリップフロップ１のＱ出力
からとるように構成する。
ベルの期間とロウレベルの期間を一定時間確保し、安定
に動作するパルス整形回路を提供する。 【構成】 フリップフロップ１のＤ入力をハイレベルに
固定し、フリップフロップ１のＱ出力を遅延回路２に入
力し、遅延回路２の出力をフリップフロップ１のリセッ
ト端子に与え、出力信号をフリップフロップ１のＱ出力
からとるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体回路に関し、さ
らに詳しくは、パルス整形回路およびそれを利用した可
変分周器システムに関する。
らに詳しくは、パルス整形回路およびそれを利用した可
変分周器システムに関する。
【０００２】
【従来の技術】以下図面を用いて、従来のパルス幅伸張
回路と可変分周器を含むシステムについて説明する。図
７に、代表的な従来例のパルス幅伸長回路を示す。図７
において、入力信号１１はＯＲ回路５の第１の入力端子
２５と遅延回路２の入力端子１７へ入力され、遅延回路
２の出力端子１８はＯＲ回路５の第２の入力端子２４へ
入力され、出力信号１２はＯＲ回路５の出力端子２６か
ら出力される。
回路と可変分周器を含むシステムについて説明する。図
７に、代表的な従来例のパルス幅伸長回路を示す。図７
において、入力信号１１はＯＲ回路５の第１の入力端子
２５と遅延回路２の入力端子１７へ入力され、遅延回路
２の出力端子１８はＯＲ回路５の第２の入力端子２４へ
入力され、出力信号１２はＯＲ回路５の出力端子２６か
ら出力される。
【０００３】以上のように構成された従来例の回路の動
作を図８のタイミングチャートを参照しながら説明す
る。簡単のためＯＲ回路の遅延はないものとする。図７
の回路に、時刻Ｔ1にハイレベル（以下Highという）に
遷移し、時刻Ｔ3にロウレベル（以下Lowという）に遷移
するパルスが信号入力端子１１から入力されたとする。
遅延回路２の出力は入力から遅延時間（Ｔ2−Ｔ1）分だ
け遅れるとする。すなわち時刻Ｔ2にHighとなり時刻Ｔ4
（＝Ｔ3＋（Ｔ2−Ｔ1））にLowとなる。この遅延回路２
の出力とパルスと入力パルスのＯＲをとったものが信号
出力端子１２に出力信号として出力されるので、出力パ
ルスは時刻Ｔ1にHigh、時刻Ｔ4にLow となり出力パルス
幅は入力パルス幅に遅延回路２の遅延時間を加えたもの
となる。
作を図８のタイミングチャートを参照しながら説明す
る。簡単のためＯＲ回路の遅延はないものとする。図７
の回路に、時刻Ｔ1にハイレベル（以下Highという）に
遷移し、時刻Ｔ3にロウレベル（以下Lowという）に遷移
するパルスが信号入力端子１１から入力されたとする。
遅延回路２の出力は入力から遅延時間（Ｔ2−Ｔ1）分だ
け遅れるとする。すなわち時刻Ｔ2にHighとなり時刻Ｔ4
（＝Ｔ3＋（Ｔ2−Ｔ1））にLowとなる。この遅延回路２
の出力とパルスと入力パルスのＯＲをとったものが信号
出力端子１２に出力信号として出力されるので、出力パ
ルスは時刻Ｔ1にHigh、時刻Ｔ4にLow となり出力パルス
幅は入力パルス幅に遅延回路２の遅延時間を加えたもの
となる。
【０００４】図１０は代表的なパルススワロー方式の可
変分周器の構成を示すブロック図である。分周されるべ
き信号は信号入力端子１１から可変分周器７のクロック
入力端子２９に入力され、分周比は分周比制御回路６の
分周比出力端子２８から可変分周器７の分周比入力端子
３１に入力され、可変分周器７の分周出力は分周出力端
子３０から出力され、パルス幅伸張回路９の入力端子３
２に入力され、その出力端３３から分周比制御回路６の
クロック入力端子２７に入力される。
変分周器の構成を示すブロック図である。分周されるべ
き信号は信号入力端子１１から可変分周器７のクロック
入力端子２９に入力され、分周比は分周比制御回路６の
分周比出力端子２８から可変分周器７の分周比入力端子
３１に入力され、可変分周器７の分周出力は分周出力端
子３０から出力され、パルス幅伸張回路９の入力端子３
２に入力され、その出力端３３から分周比制御回路６の
クロック入力端子２７に入力される。
【０００５】分周比制御回路６は可変分周器７の発生す
るパルスに同期して分周比を生成し、可変分周器７に与
えるという動作を行う。
るパルスに同期して分周比を生成し、可変分周器７に与
えるという動作を行う。
【０００６】
【発明が解決しようとする課題】図７に示したパルス幅
伸張回路においては、入力パルスが短い周期で連続して
入力されると出力パルスのLowの期間が確保できないと
いう問題点がある。この問題点について図９のタイミン
グ図を参照しながら説明する。Highの期間がＴ3−Ｔ1で
Lowの期間がＴ4−Ｔ3の入力信号が図７のパルス幅伸張
回路の信号入力端１１から入力されたとする。さらに遅
延回路２の遅延時間（Ｔ2−Ｔ1）は入力信号がLowの期
間より長いとする。そのときにはＴ5−Ｔ3は遅延回路２
の遅延時間と等しく、遅延回路２の出力は時刻Ｔ2から
Ｔ5の間Highである。このときのパルス幅伸張回路の出
力信号は入力信号と遅延回路２の出力の論理和となるの
で、図９に示すように時刻Ｔ1よりHighのままとなる。
特にこの出力をクロックとして使う場合は問題が発生す
る。図１０に示す可変分周器を含むシステムでは、図７
に示したようなパルス幅伸張回路を利用しているので、
分周比をあまり小さくすると上に述べたような理由で制
御回路のクロックがHighに固定され、分周比を生成でき
なくなる。正常動作時は、分周比を小さくならないよう
に制御回路で制御できるが、初期状態においては、分周
比は不定であり、いつまでたっても制御回路が動かない
という可能性がある。
伸張回路においては、入力パルスが短い周期で連続して
入力されると出力パルスのLowの期間が確保できないと
いう問題点がある。この問題点について図９のタイミン
グ図を参照しながら説明する。Highの期間がＴ3−Ｔ1で
Lowの期間がＴ4−Ｔ3の入力信号が図７のパルス幅伸張
回路の信号入力端１１から入力されたとする。さらに遅
延回路２の遅延時間（Ｔ2−Ｔ1）は入力信号がLowの期
間より長いとする。そのときにはＴ5−Ｔ3は遅延回路２
の遅延時間と等しく、遅延回路２の出力は時刻Ｔ2から
Ｔ5の間Highである。このときのパルス幅伸張回路の出
力信号は入力信号と遅延回路２の出力の論理和となるの
で、図９に示すように時刻Ｔ1よりHighのままとなる。
特にこの出力をクロックとして使う場合は問題が発生す
る。図１０に示す可変分周器を含むシステムでは、図７
に示したようなパルス幅伸張回路を利用しているので、
分周比をあまり小さくすると上に述べたような理由で制
御回路のクロックがHighに固定され、分周比を生成でき
なくなる。正常動作時は、分周比を小さくならないよう
に制御回路で制御できるが、初期状態においては、分周
比は不定であり、いつまでたっても制御回路が動かない
という可能性がある。
【０００７】本発明は、上記のような従来の問題点を解
決するパルス整形回路およびそれを利用した可変分周期
を提供することを目的とする。
決するパルス整形回路およびそれを利用した可変分周期
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のパルス整形回路は、クロックの入力極性
とリセット極性とが同じであり、Ｄ入力はHighに固定さ
れており、入力信号はクロック端子に入力され、出力信
号は出力端子から出力されるフリップフロップと、前記
フリップフロップの出力を入力とし、前記フリップフロ
ップのリセット端子にその出力信号を加える遅延回路と
を備えているのを基本構成とする。
めに、本発明のパルス整形回路は、クロックの入力極性
とリセット極性とが同じであり、Ｄ入力はHighに固定さ
れており、入力信号はクロック端子に入力され、出力信
号は出力端子から出力されるフリップフロップと、前記
フリップフロップの出力を入力とし、前記フリップフロ
ップのリセット端子にその出力信号を加える遅延回路と
を備えているのを基本構成とする。
【０００９】また、本発明の可変分周器システムは、パ
ルス幅伸張部に本発明のパルス整形回路を用いることに
より構成される。
ルス幅伸張部に本発明のパルス整形回路を用いることに
より構成される。
【００１０】請求項１記載のパルス整形回路はフリップ
フロップと１つの遅延回路から構成されている。
フロップと１つの遅延回路から構成されている。
【００１１】請求項２記載のパルス整形回路は請求項１
の回路に、さらに１つ以上の遅延回路とＡＮＤ回路また
はＯＲ回路を加えたものから構成されている。
の回路に、さらに１つ以上の遅延回路とＡＮＤ回路また
はＯＲ回路を加えたものから構成されている。
【００１２】請求項３記載の可変分周器システムは従来
の可変分周器を含むシステムのパルス幅伸張回路として
請求項１または請求項２のパルス整形回路を用いること
により構成される。
の可変分周器を含むシステムのパルス幅伸張回路として
請求項１または請求項２のパルス整形回路を用いること
により構成される。
【００１３】
【作用】請求項１記載の構成において、このパルス整形
回路にパルスが入力されるとフリップフロップが入力パ
ルスの立ち上がりで Highを出力し、遅延時間後にフリ
ップフロップがリセットされ出力がLowとなり、さらに
遅延時間が経過するまでリセット状態を保つので、入力
信号の立ち上がりから遅延時間だけHigh、遅延時間だけ
Lowの出力信号が出力されるように作用する。
回路にパルスが入力されるとフリップフロップが入力パ
ルスの立ち上がりで Highを出力し、遅延時間後にフリ
ップフロップがリセットされ出力がLowとなり、さらに
遅延時間が経過するまでリセット状態を保つので、入力
信号の立ち上がりから遅延時間だけHigh、遅延時間だけ
Lowの出力信号が出力されるように作用する。
【００１４】フリップフロップがHighを出力していると
きや、フリップフロップがリセット状態のときは、この
パルス整形回路の出力は入力信号の影響を受けない。し
たがって、入力パルス幅に依存しない信号を出力するこ
とができ、また従来の回路のように出力がHighで固定さ
れることはない。
きや、フリップフロップがリセット状態のときは、この
パルス整形回路の出力は入力信号の影響を受けない。し
たがって、入力パルス幅に依存しない信号を出力するこ
とができ、また従来の回路のように出力がHighで固定さ
れることはない。
【００１５】請求項２記載の構成において、複数の遅延
回路によりこのパルス整形回路の出力がHighになってか
らフリップフロップをリセットするタイミングとパルス
整形回路の出力がLowになってからフリップフロップの
リセットを解除するタイミングを個別に設定できるの
で、出力信号のHighの期間とLowを確保する期間を個々
に変化させることができるように作用する。
回路によりこのパルス整形回路の出力がHighになってか
らフリップフロップをリセットするタイミングとパルス
整形回路の出力がLowになってからフリップフロップの
リセットを解除するタイミングを個別に設定できるの
で、出力信号のHighの期間とLowを確保する期間を個々
に変化させることができるように作用する。
【００１６】請求項３記載の回路において、可変分周器
の分周出力信号を請求項１または２の構成のパルス整形
回路に入力し、このパルス整形回路の出力を分周比制御
回路のクロックとして用いることにより初期状態での分
周比がどのような値でも分周比制御回路のクロックに安
定したパルスが入力され、正常に動作するように作用す
る。
の分周出力信号を請求項１または２の構成のパルス整形
回路に入力し、このパルス整形回路の出力を分周比制御
回路のクロックとして用いることにより初期状態での分
周比がどのような値でも分周比制御回路のクロックに安
定したパルスが入力され、正常に動作するように作用す
る。
【００１７】
【実施例】（実施例１）以下図面を参照しながら、この
発明の第１の実施例のパルス整形回路について説明す
る。図１は、第１の実施例であるパルス整形回路の構成
を示すブロック図である。この回路は、信号入力端子１
１からの入力信号がクロック入力端子１４に与えられ、
Ｄ入力１３はHigh(Vcc)に固定され、Ｑ出力１６を信号
出力端子１２へあたえるフリップフロップ１と、フリッ
プフロップ１のＱ出力１６を入力端子１７への入力と
し、その出力端子１８からの出力をフリップフロップ１
のリセット端子１５へ与える遅延回路２とから構成され
ている。
発明の第１の実施例のパルス整形回路について説明す
る。図１は、第１の実施例であるパルス整形回路の構成
を示すブロック図である。この回路は、信号入力端子１
１からの入力信号がクロック入力端子１４に与えられ、
Ｄ入力１３はHigh(Vcc)に固定され、Ｑ出力１６を信号
出力端子１２へあたえるフリップフロップ１と、フリッ
プフロップ１のＱ出力１６を入力端子１７への入力と
し、その出力端子１８からの出力をフリップフロップ１
のリセット端子１５へ与える遅延回路２とから構成され
ている。
【００１８】以上のように構成された回路の動作を図２
のタイミング図を参照しながら説明する。初期状態では
フリップフロップ１はリセット状態ではないと仮定して
おく。入力パルスが時刻Ｔ1に立ち上がるとフリップフ
ロップ１の出力はHighとなる。この出力は遅延回路を通
ってフリップフロップ１のリセット端子に入力され、時
刻Ｔ2にフリップフロップ１をリセットし、フリップフ
ロップ１の出力はLowとなる。
のタイミング図を参照しながら説明する。初期状態では
フリップフロップ１はリセット状態ではないと仮定して
おく。入力パルスが時刻Ｔ1に立ち上がるとフリップフ
ロップ１の出力はHighとなる。この出力は遅延回路を通
ってフリップフロップ１のリセット端子に入力され、時
刻Ｔ2にフリップフロップ１をリセットし、フリップフ
ロップ１の出力はLowとなる。
【００１９】フリップフロップ１はリセット端子１５の
入力すなわち遅延回路２の出力がHighのあいだLowを出
力し、時刻Ｔ3にリセットは解除される。これで一連の
動作が終了し、以降はこの動作の繰り返しとなる。Ｔ2
−Ｔ1とＴ3−Ｔ2は遅延回路２の遅延時間であるので、
このパルス整形回路の出力信号は遅延回路２の遅延時間
だけHighとなり、その後遅延回路２の遅延時間の間Low
が確保される。時刻Ｔ1からＴ3までは、このパルス整形
回路の出力は入力に依存しないのでこの期間にパルスが
入力されても無視される。初期状態ではフリップフロッ
プ１はリセット状態ではないと仮定したが、もし初期状
態でフリップフロップ１がリセット状態であれば、フリ
ップフロップ１の出力はLowとなり遅延回路の遅延時間
後にリセットが解除される。それ以降は上で記述した動
作と同じになる。
入力すなわち遅延回路２の出力がHighのあいだLowを出
力し、時刻Ｔ3にリセットは解除される。これで一連の
動作が終了し、以降はこの動作の繰り返しとなる。Ｔ2
−Ｔ1とＴ3−Ｔ2は遅延回路２の遅延時間であるので、
このパルス整形回路の出力信号は遅延回路２の遅延時間
だけHighとなり、その後遅延回路２の遅延時間の間Low
が確保される。時刻Ｔ1からＴ3までは、このパルス整形
回路の出力は入力に依存しないのでこの期間にパルスが
入力されても無視される。初期状態ではフリップフロッ
プ１はリセット状態ではないと仮定したが、もし初期状
態でフリップフロップ１がリセット状態であれば、フリ
ップフロップ１の出力はLowとなり遅延回路の遅延時間
後にリセットが解除される。それ以降は上で記述した動
作と同じになる。
【００２０】この例では、出力のパルスがhighの期間と
lowの期間を確保している間に次のクロックが入ってい
るために入力の周波数と出力の周波数が異なっている
が、入力クロックの周波数が低いときには同じ周波数と
なる。
lowの期間を確保している間に次のクロックが入ってい
るために入力の周波数と出力の周波数が異なっている
が、入力クロックの周波数が低いときには同じ周波数と
なる。
【００２１】なお、フリップフリップ１のＤ入力の極性
とフリップフロップ１の出力の極性を互いに逆にしても
動作は同様となる。 （実施例２）図３（ａ）は第２の実施例である複数の遅
延回路とＡＮＤ回路とを用いたパルス整形回路のブロッ
ク図である。この回路の動作は実施例１とほぼ同様であ
るが、出力信号がHighである期間をLowを確保する期間
より長くすることができる。
とフリップフロップ１の出力の極性を互いに逆にしても
動作は同様となる。 （実施例２）図３（ａ）は第２の実施例である複数の遅
延回路とＡＮＤ回路とを用いたパルス整形回路のブロッ
ク図である。この回路の動作は実施例１とほぼ同様であ
るが、出力信号がHighである期間をLowを確保する期間
より長くすることができる。
【００２２】この回路は、信号入力端子１１よりの入力
信号がクロック端子１４に入力され、Ｄ入力端子１３は
highに固定され、信号出力端子１２にＱ出力端子１６か
らの出力を与えるフリップフロップ１と、フリップフロ
ップ１のＱ出力端子１６からの出力を入力端子１７の入
力とする遅延回路２と、遅延回路２の出力端子１８の出
力を入力端子１９の入力とし、遅延回路２より遅延時間
が短い遅延回路３と、遅延回路２の出力端子１８の出力
を第１の入力端子２１への入力とし、遅延回路３の出力
端子２０の出力を第２の入力端子２２の入力とし、その
出力端子２３の出力をフリップフロップ１のリセット端
子１５に与えるＡＮＤ回路４とから構成されている。
信号がクロック端子１４に入力され、Ｄ入力端子１３は
highに固定され、信号出力端子１２にＱ出力端子１６か
らの出力を与えるフリップフロップ１と、フリップフロ
ップ１のＱ出力端子１６からの出力を入力端子１７の入
力とする遅延回路２と、遅延回路２の出力端子１８の出
力を入力端子１９の入力とし、遅延回路２より遅延時間
が短い遅延回路３と、遅延回路２の出力端子１８の出力
を第１の入力端子２１への入力とし、遅延回路３の出力
端子２０の出力を第２の入力端子２２の入力とし、その
出力端子２３の出力をフリップフロップ１のリセット端
子１５に与えるＡＮＤ回路４とから構成されている。
【００２３】この回路の動作を図４のタイミング図を参
照しながら説明する。実施例１と同様に初期状態ではフ
リップフロップ１はリセット状態ではないと仮定してお
く。時刻Ｔ1にパルスが入力されフリップフロップ１の
出力はHighとなる。遅延回路２の出力は時刻Ｔ2にHigh
となり遅延回路３の出力は時刻Ｔ3にHighとなる。ＡＮ
Ｄ回路４により２つの遅延回路の出力が共にHighのとき
にフリップフロップ１はリセットされるので、時刻Ｔ3
からＴ4まではフリップフロップ１の出力はLowである。
遅延回路２の出力がLowとなる期間は遅延回路２の遅延
時間Ｔ2−Ｔ1より長く、遅延回路３の遅延時間は遅延回
路２の遅延時間より短いので遅延線がすべてHighになる
までフリップフロップはリセットされず、このパルス整
形回路の出力はＴ3−Ｔ1時間Highで、その後Ｔ4−Ｔ3時
間はLowが確保される。
照しながら説明する。実施例１と同様に初期状態ではフ
リップフロップ１はリセット状態ではないと仮定してお
く。時刻Ｔ1にパルスが入力されフリップフロップ１の
出力はHighとなる。遅延回路２の出力は時刻Ｔ2にHigh
となり遅延回路３の出力は時刻Ｔ3にHighとなる。ＡＮ
Ｄ回路４により２つの遅延回路の出力が共にHighのとき
にフリップフロップ１はリセットされるので、時刻Ｔ3
からＴ4まではフリップフロップ１の出力はLowである。
遅延回路２の出力がLowとなる期間は遅延回路２の遅延
時間Ｔ2−Ｔ1より長く、遅延回路３の遅延時間は遅延回
路２の遅延時間より短いので遅延線がすべてHighになる
までフリップフロップはリセットされず、このパルス整
形回路の出力はＴ3−Ｔ1時間Highで、その後Ｔ4−Ｔ3時
間はLowが確保される。
【００２４】また初期状態でフリップフロップ１がリセ
ット状態のときは実施例１と同様にLowの出力が遅延回
路２と３を通じてフリップフロップ１のリセット端子１
５に入力され、フリップフロップ１はリセットされ、上
に説明したときと同様となる。 （実施例３）図３（ｂ）は第３の実施例である複数の遅
延回路とＯＲ回路とを用いたパルス整形回路のブロック
図である。この実施例は実施例２の動作とほとんど同じ
であるが、出力信号がHighである期間をLowを確保する
時間より短くすることができる。
ット状態のときは実施例１と同様にLowの出力が遅延回
路２と３を通じてフリップフロップ１のリセット端子１
５に入力され、フリップフロップ１はリセットされ、上
に説明したときと同様となる。 （実施例３）図３（ｂ）は第３の実施例である複数の遅
延回路とＯＲ回路とを用いたパルス整形回路のブロック
図である。この実施例は実施例２の動作とほとんど同じ
であるが、出力信号がHighである期間をLowを確保する
時間より短くすることができる。
【００２５】この回路は、信号入力端子１１よりの入力
信号がクロック入力端子１４に入力され、Ｄ入力端子１
３はhighに固定され、信号出力端子１２にＱ出力端子１
６の出力を与えるフリップフロップ１と、フリップフロ
ップ１のＱ出力端子１６の出力を入力端子１７の入力と
する遅延回路２と、遅延回路２の出力端子１８の出力を
入力端子１９の入力とする、遅延回路２より遅延時間が
短い遅延回路３と、遅延回路２の出力端子１８の出力を
第１の入力端子２４の入力とし、遅延回路３の出力端子
２０の出力を第２の入力端子２５の入力とし、その出力
端子２６の出力をフリップフロップ１のリセット端子１
５に与えるＯＲ回路５とから構成されている。
信号がクロック入力端子１４に入力され、Ｄ入力端子１
３はhighに固定され、信号出力端子１２にＱ出力端子１
６の出力を与えるフリップフロップ１と、フリップフロ
ップ１のＱ出力端子１６の出力を入力端子１７の入力と
する遅延回路２と、遅延回路２の出力端子１８の出力を
入力端子１９の入力とする、遅延回路２より遅延時間が
短い遅延回路３と、遅延回路２の出力端子１８の出力を
第１の入力端子２４の入力とし、遅延回路３の出力端子
２０の出力を第２の入力端子２５の入力とし、その出力
端子２６の出力をフリップフロップ１のリセット端子１
５に与えるＯＲ回路５とから構成されている。
【００２６】この回路の動作を図５のタイミング図を参
照しながら説明する。実施例１と同様に初期状態ではフ
リップフロップ１はリセット状態ではないと仮定してお
く。時刻Ｔ1にパルスが入力されフリップフロップ１の
出力はHighとなる。遅延回路２の出力は時刻Ｔ2にHigh
となり遅延回路３の出力は時刻Ｔ3にHighとなる。ＯＲ
回路５により遅延回路の出力のどちらかがHighのときに
フリップフロップ１はリセットされるので、時刻Ｔ2か
らＴ4まではフリップフロップ１の出力はLowになる。遅
延回路２の出力がHighの期間は遅延時間Ｔ2−Ｔ1より長
く、遅延回路３の遅延時間は遅延回路２の遅延時間より
短いので遅延線がすべてLowになるまでフリップフロッ
プ１はリセット状態を保ち、このパルス整形回路の出力
はＴ2−Ｔ1時間だけHighで、その後Ｔ4−Ｔ2時間はLow
が確保される。
照しながら説明する。実施例１と同様に初期状態ではフ
リップフロップ１はリセット状態ではないと仮定してお
く。時刻Ｔ1にパルスが入力されフリップフロップ１の
出力はHighとなる。遅延回路２の出力は時刻Ｔ2にHigh
となり遅延回路３の出力は時刻Ｔ3にHighとなる。ＯＲ
回路５により遅延回路の出力のどちらかがHighのときに
フリップフロップ１はリセットされるので、時刻Ｔ2か
らＴ4まではフリップフロップ１の出力はLowになる。遅
延回路２の出力がHighの期間は遅延時間Ｔ2−Ｔ1より長
く、遅延回路３の遅延時間は遅延回路２の遅延時間より
短いので遅延線がすべてLowになるまでフリップフロッ
プ１はリセット状態を保ち、このパルス整形回路の出力
はＴ2−Ｔ1時間だけHighで、その後Ｔ4−Ｔ2時間はLow
が確保される。
【００２７】また初期状態でフリップフロップ１がリセ
ット状態のときは実施例１と同様にLowの出力が遅延回
路２と３を通じてフリップフロップ１のリセット端子に
入力され、フリップフロップ１はリセットされ、上に説
明したときと同様となる。 （実施例４）図６は第４の実施例である可変分周器シス
テムのブロック図である。この回路は信号入力端子１１
の入力がクロック入力端子２９に与えられる可変分周器
７と、可変分周器７の分周出力３０を入力とする図１記
載のパルス整形回路８と、パルス整形回路８の出力をク
ロック端子２７に入力し、可変分周器７の分周比入力端
子３１に分周比出力端子２８の分周比を出力する分周比
制御回路とから構成されている。
ット状態のときは実施例１と同様にLowの出力が遅延回
路２と３を通じてフリップフロップ１のリセット端子に
入力され、フリップフロップ１はリセットされ、上に説
明したときと同様となる。 （実施例４）図６は第４の実施例である可変分周器シス
テムのブロック図である。この回路は信号入力端子１１
の入力がクロック入力端子２９に与えられる可変分周器
７と、可変分周器７の分周出力３０を入力とする図１記
載のパルス整形回路８と、パルス整形回路８の出力をク
ロック端子２７に入力し、可変分周器７の分周比入力端
子３１に分周比出力端子２８の分周比を出力する分周比
制御回路とから構成されている。
【００２８】図１０に示した従来例のパルス幅伸張回路
９の代わりに図１に示したパルス整形回路８を用いるこ
とにより、実施例１で記述したように初期状態の分周比
に関わらず安定したクロックが制御部に入力され、分周
比を正常の値に設定することができる。
９の代わりに図１に示したパルス整形回路８を用いるこ
とにより、実施例１で記述したように初期状態の分周比
に関わらず安定したクロックが制御部に入力され、分周
比を正常の値に設定することができる。
【００２９】なお、この実施例では図１に示したパルス
整形回路８を用いることで説明したが図３（ａ），
（ｂ）のパルス整形回路を用いても同様の効果が得られ
る。
整形回路８を用いることで説明したが図３（ａ），
（ｂ）のパルス整形回路を用いても同様の効果が得られ
る。
【００３０】
【発明の効果】以上説明のように、本発明のパルス整形
回路を用いれば、入力信号をクロック端子に与え、Ｄ入
力をHighに固定し、Ｑ出力を出力信号とするフリップフ
ロップと、前記フリップフロップの出力を入力とし、そ
の出力を前記フリップフロップのリセット端子に出力信
号を加える遅延回路とから構成されているので、入力ク
ロックの周期が短いときでもhighの期間とlowの期間が
一定に確保され、従来よりもパルス整形の安定性が増
し、広い範囲の入力に対応できる。また本発明の可変分
周器システムは、従来の回路のパルス幅伸張回路を本発
明のパルス整形回路に置き換えた構成になっているの
で、初期状態でのクロックがHighのまま固定されてしま
うことがなくなり、安定に動作する。
回路を用いれば、入力信号をクロック端子に与え、Ｄ入
力をHighに固定し、Ｑ出力を出力信号とするフリップフ
ロップと、前記フリップフロップの出力を入力とし、そ
の出力を前記フリップフロップのリセット端子に出力信
号を加える遅延回路とから構成されているので、入力ク
ロックの周期が短いときでもhighの期間とlowの期間が
一定に確保され、従来よりもパルス整形の安定性が増
し、広い範囲の入力に対応できる。また本発明の可変分
周器システムは、従来の回路のパルス幅伸張回路を本発
明のパルス整形回路に置き換えた構成になっているの
で、初期状態でのクロックがHighのまま固定されてしま
うことがなくなり、安定に動作する。
【図１】本発明の第１の実施例であるパルス整形回路の
構成を示すブロック図
構成を示すブロック図
【図２】同じくその動作タイミングを示すタイミング図
【図３】（ａ）同じくその第２の実施例であるパルス整
形回路の構成を示すブロック図 （ｂ）同じくその第３の実施例であるパルス整形回路の
構成を示すブロック図
形回路の構成を示すブロック図 （ｂ）同じくその第３の実施例であるパルス整形回路の
構成を示すブロック図
【図４】同じくその第２の実施例の動作タイミングを示
すタイミング図
すタイミング図
【図５】同じくその第３の実施例の動作タイミングを示
すタイミング図
すタイミング図
【図６】同じくその第４の実施例である分周回路の構成
を示すブロック図
を示すブロック図
【図７】従来例のパルス幅伸張回路の構成を示すブロッ
ク図
ク図
【図８】同じくその動作タイミングを示すタイミング図
【図９】同じくその問題となる動作タイミングを示すタ
イミング図
イミング図
【図１０】従来例の可変分周器の構成を示すブロック図
１ フリップフロップ ２ 遅延回路 ３ 遅延回路 ４ ＡＮＤ回路 ５ ＯＲ回路 ６ 分周比制御回路 ７ 可変分周器 ８ パルス整形回路 １０ Ｖｃｃ（High固定） １１ 信号入力端子 １２ 信号出力端子 １３ フリップフロップ１のＤ入力端子 １４ フリップフロップ１のクロック入力端子 １５ フリップフロップ１のリセット端子 １６ フリップフロップ１のＱ出力端子 １７ 遅延回路２の入力端子 １８ 遅延回路２の出力端子 １９ 遅延回路３の入力端子 ２０ 遅延回路３の出力端子 ２１ ＡＮＤ回路４の入力端子 ２２ ＡＮＤ回路４の入力端子 ２３ ＡＮＤ回路４の出力端子 ２４ ＯＲ回路５の入力端子 ２５ ＯＲ回路５の入力端子 ２６ ＯＲ回路５の出力端子 ２７ 制御回路６のクロック入力端子 ２８ 分周比制御回路６の分周比出力端子 ２９ 可変分周器７のクロック入力端子 ３０ 可変分周器７の分周出力端子 ３１ 可変分周器７の分周比入力端子
Claims (3)
- 【請求項１】 クロックの入力極性とリセット極性とが
同じであり、Ｄ入力はハイレベルに固定されており、入
力信号はクロック端子に入力され、出力信号は出力端子
から出力されるフリップフロップと、前記フリップフロ
ップの出力を入力とし、前記フリップフロップのリセッ
ト端子にその出力信号を加える遅延回路とを具備したパ
ルス整形回路。 - 【請求項２】 クロックの入力極性とリセット極性とが
同じであり、Ｄ入力はハイレベルに固定されており、入
力信号はクロック端子に入力され、出力信号は出力端子
から出力されるフリップフロップと、前記フリップフロ
ップの出力を入力とする第１の遅延回路と、前記第１の
遅延回路の出力を入力とし、前記遅延回路より遅延時間
が短い１個または複数個の遅延回路を直列に接続するこ
とにより構成される遅延回路群と、前記第１の遅延回路
の出力を第１の入力とし、前記遅延回路群を構成するそ
れぞれの遅延回路の出力をそれぞれ入力し、その出力が
前記フリップフロップのリセット端子に加えられる多入
力ＡＮＤ回路または多入力ＯＲ回路とを具備したパルス
整形回路。 - 【請求項３】 第１の入力端に分周されるべき信号が入
力され、第２の入力端に分周比が入力され分周動作を行
う可変分周器と、前記可変分周器の分周出力を入力とす
る請求項１または請求項２記載のパルス整形回路と、前
記パルス整形回路の出力をクロックの入力とし、前記可
変分周器の分周比を前記可変分周器の第２の入力端子へ
出力する制御回路とを具備した可変分周器システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19816092A JPH0645891A (ja) | 1992-07-24 | 1992-07-24 | パルス整形回路およびそれを利用した可変分周器システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19816092A JPH0645891A (ja) | 1992-07-24 | 1992-07-24 | パルス整形回路およびそれを利用した可変分周器システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645891A true JPH0645891A (ja) | 1994-02-18 |
Family
ID=16386465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19816092A Pending JPH0645891A (ja) | 1992-07-24 | 1992-07-24 | パルス整形回路およびそれを利用した可変分周器システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022062708A (ja) * | 2020-10-08 | 2022-04-20 | サーモ フィッシャー サイエンティフィック （ブレーメン） ゲーエムベーハー | パルス整形回路 |
-
1992
- 1992-07-24 JP JP19816092A patent/JPH0645891A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022062708A (ja) * | 2020-10-08 | 2022-04-20 | サーモ フィッシャー サイエンティフィック （ブレーメン） ゲーエムベーハー | パルス整形回路 |
| GB2599681B (en) * | 2020-10-08 | 2024-09-25 | Thermo Fisher Scient Bremen Gmbh | Pulse shaping circuit |
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