JPH05122018A - ２相パルス発生回路 - Google Patents
２相パルス発生回路Info
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- JPH05122018A JPH05122018A JP3282946A JP28294691A JPH05122018A JP H05122018 A JPH05122018 A JP H05122018A JP 3282946 A JP3282946 A JP 3282946A JP 28294691 A JP28294691 A JP 28294691A JP H05122018 A JPH05122018 A JP H05122018A
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Abstract
(57)【要約】
【目的】低周波から高周波まで２相パルスのパルス幅が
ほぼ同等な出力が得られる２相クロック発生回路を提供
すること。 【構成】基準となる１つのクロック信号が入力される
と、第１のリングオシレーターは該クロック信号に同期
する信号を受けて発振信号を発し、第２のリングオシレ
ーターは該クロック信号と位相の異なる信号を受けて発
振信号を発する。そして、ＤＦＦ３ａ，３ｂはクロック
信号が入力された直後にそれぞれ第１及び第２のリング
オシレーターからの発振信号によるリセットがかかり、
それぞれクロックを発生する。そして、これら２つのク
ロックのハイレベルの期間或いはロウレベルの期間が相
互にオーバーラップしない２相のパルスを発生する。
ほぼ同等な出力が得られる２相クロック発生回路を提供
すること。 【構成】基準となる１つのクロック信号が入力される
と、第１のリングオシレーターは該クロック信号に同期
する信号を受けて発振信号を発し、第２のリングオシレ
ーターは該クロック信号と位相の異なる信号を受けて発
振信号を発する。そして、ＤＦＦ３ａ，３ｂはクロック
信号が入力された直後にそれぞれ第１及び第２のリング
オシレーターからの発振信号によるリセットがかかり、
それぞれクロックを発生する。そして、これら２つのク
ロックのハイレベルの期間或いはロウレベルの期間が相
互にオーバーラップしない２相のパルスを発生する。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子の駆動あ
るいは、ダイナミックシフトレジスタの駆動に好適する
２相パルス発生回路に関する。
るいは、ダイナミックシフトレジスタの駆動に好適する
２相パルス発生回路に関する。
【０００２】
【従来の技術】一般に、２相パルス発生回路は原理的に
は図４に示すように入力クロックＣＫと、該入力クロッ
クＣＫを遅延回路４０により遅延クロックＤ−ＣＫを作
り、ＡＮＤゲート４１ａ，４１ｂにより２相クロックφ
１，φ２を生成する。尚、同図に示したのは互いにハイ
レベル“Ｈ”のノンオーバーラップクロックを発生させ
る例である。
は図４に示すように入力クロックＣＫと、該入力クロッ
クＣＫを遅延回路４０により遅延クロックＤ−ＣＫを作
り、ＡＮＤゲート４１ａ，４１ｂにより２相クロックφ
１，φ２を生成する。尚、同図に示したのは互いにハイ
レベル“Ｈ”のノンオーバーラップクロックを発生させ
る例である。
【０００３】そして、図５は上記２相パルス発生回路の
動作を示したものであり、同図に示すように、入力クロ
ックＣＫの“Ｈ”期間と遅延クロックＤ−ＣＫのローレ
ベル“Ｌ”期間のＡＮＤ処理によりクロックφ１を、入
力クロックＣＫの“Ｌ”期間と遅延クロックＤ−ＣＫの
“Ｈ”期間のＡＮＤ処理によりクロックφ２をそれぞれ
生成している。
動作を示したものであり、同図に示すように、入力クロ
ックＣＫの“Ｈ”期間と遅延クロックＤ−ＣＫのローレ
ベル“Ｌ”期間のＡＮＤ処理によりクロックφ１を、入
力クロックＣＫの“Ｌ”期間と遅延クロックＤ−ＣＫの
“Ｈ”期間のＡＮＤ処理によりクロックφ２をそれぞれ
生成している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術によれば、遅延素子により遅延クロックＤ
−ＣＫを生成しているが、一般的に遅延素子の出力伝播
遅延時間である出力が“Ｈ”から“Ｌ”に変化する時間
ＴPHL 及び“Ｌ”から“Ｈ”に変化する時間ＴPLH が同
一でなく、遅延クロックＤ−ＣＫのデューティー比は、
入力クロックＣＫのそれとは異なり、２相クロックφ
１，φ２の“Ｈ”期間を同一にする事は困難である。
た従来の技術によれば、遅延素子により遅延クロックＤ
−ＣＫを生成しているが、一般的に遅延素子の出力伝播
遅延時間である出力が“Ｈ”から“Ｌ”に変化する時間
ＴPHL 及び“Ｌ”から“Ｈ”に変化する時間ＴPLH が同
一でなく、遅延クロックＤ−ＣＫのデューティー比は、
入力クロックＣＫのそれとは異なり、２相クロックφ
１，φ２の“Ｈ”期間を同一にする事は困難である。
【０００５】また、外付けのコンデンサを用いた場合に
は、そのコンデンサを介して遅延素子を駆動するバッフ
ァー回路の能力により、さらにデューティー比は大きく
変化する。
は、そのコンデンサを介して遅延素子を駆動するバッフ
ァー回路の能力により、さらにデューティー比は大きく
変化する。
【０００６】この事は、遅延時間を長くすると特に顕著
であるだけでなく、入力クロックが高周波となったとき
でも、遅延素子のＴPLH ，ＴPHL の違いにより遅延クロ
ックＤ−ＣＫのパルス幅が変わり、２相クロックφ１，
φ２の“Ｈ”期間を確実に確保するのは困難となる。
であるだけでなく、入力クロックが高周波となったとき
でも、遅延素子のＴPLH ，ＴPHL の違いにより遅延クロ
ックＤ−ＣＫのパルス幅が変わり、２相クロックφ１，
φ２の“Ｈ”期間を確実に確保するのは困難となる。
【０００７】尚、図６は遅延素子のＴPLH とＴPHL が、
ＴPLH ＞ＴPHL の場合、クロックφ１の“Ｈ”期間に比
べ，クロックφ２の“Ｈ”期間が狭くなることを示した
ものである。
ＴPLH ＞ＴPHL の場合、クロックφ１の“Ｈ”期間に比
べ，クロックφ２の“Ｈ”期間が狭くなることを示した
ものである。
【０００８】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは遅延素子を用いた場合のよ
うに２相クロックのパルス幅の変化がなく、共に同等の
パルス幅が得られ、さらに入力クロックが高周波のもの
となった場合にも適用できるだけでなく、外付けに容量
等をつけて２相クロック共にパルス幅を同等に調整でき
る２相パルス発生回路を提供することにある。
で、その目的とするところは遅延素子を用いた場合のよ
うに２相クロックのパルス幅の変化がなく、共に同等の
パルス幅が得られ、さらに入力クロックが高周波のもの
となった場合にも適用できるだけでなく、外付けに容量
等をつけて２相クロック共にパルス幅を同等に調整でき
る２相パルス発生回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１の態様による２相パルス発生回路は、基
準となる１つのクロック信号を入力するクロック信号入
力手段と、上記クロック信号入力手段からのクロック信
号と同期する信号を受けて、所定の信号を出力する第１
のリングオシレーターと、上記クロック信号入力手段か
らのクロック信号と位相の異なる信号を受けて、所定の
信号を出力する第２のリングオシレーターと、上記クロ
ック信号入力手段からのクロック信号と同期する信号に
より所定の固定レベル信号を保持し、上記第１のリング
オシレーターからの出力信号によりリセットすることに
より第１のクロックパルスを発生する第１のラッチ手段
と、上記クロック信号入力手段からのクロック信号と位
相の異なる信号により所定の固定レベル信号を保持し、
上記第２のリングオシレーターからの出力信号によりリ
セットすることにより第２のクロックパルスを発生する
第１のラッチ手段とを具備することを特徴とする。
に本発明の第１の態様による２相パルス発生回路は、基
準となる１つのクロック信号を入力するクロック信号入
力手段と、上記クロック信号入力手段からのクロック信
号と同期する信号を受けて、所定の信号を出力する第１
のリングオシレーターと、上記クロック信号入力手段か
らのクロック信号と位相の異なる信号を受けて、所定の
信号を出力する第２のリングオシレーターと、上記クロ
ック信号入力手段からのクロック信号と同期する信号に
より所定の固定レベル信号を保持し、上記第１のリング
オシレーターからの出力信号によりリセットすることに
より第１のクロックパルスを発生する第１のラッチ手段
と、上記クロック信号入力手段からのクロック信号と位
相の異なる信号により所定の固定レベル信号を保持し、
上記第２のリングオシレーターからの出力信号によりリ
セットすることにより第２のクロックパルスを発生する
第１のラッチ手段とを具備することを特徴とする。
【００１０】第２の態様による２相パルス発生回路は、
上記第１及び第２のリングオシレーターは少なくとも１
つの２入力反転素子を有し、上記２入力反転素子の入力
端子の一方は、リングオシレーターを構成するように接
続し、他方は、入力クロック信号により発振を停止でき
るように構成することを特徴とする。
上記第１及び第２のリングオシレーターは少なくとも１
つの２入力反転素子を有し、上記２入力反転素子の入力
端子の一方は、リングオシレーターを構成するように接
続し、他方は、入力クロック信号により発振を停止でき
るように構成することを特徴とする。
【００１１】第３の態様による２相パルス発生回路は、
上記第１及び第２のリングオシレーターをそれぞれ（２
ｎ＋１）個（ｎは自然数）の反転素子と第１及び第２の
双方向回路により構成し、上記第１のリングオシレータ
ーは、（２ｎ＋１）番目の反転素子の出力を第１の双方
向回路の入力に接続し、該第１の双方向回路の入出力端
子を第２の双方向回路の入出力端子に接続し、該第２の
双方向回路の出力を１番目の反転素子の入力と接続する
ことにより構成され、上記第２のリングオシレーター
は、（２ｎ＋１）番目の反転素子の出力を第２の双方向
回路の入力に接続し、該第２の双方向回路の入出力端子
を第１の双方向回路の入出力端子に接続し、該第１の双
方向回路の出力を１番目の反転素子の入力と接続するこ
とにより構成され、上記第１及び第２のリングオシレー
ターは、上記第１の双方向回路の入出力端子と上記第２
の双方向回路の入出力端子を接続した共通の信号線とし
て、双方向のバッファー回路を共有することを特徴とす
る。
上記第１及び第２のリングオシレーターをそれぞれ（２
ｎ＋１）個（ｎは自然数）の反転素子と第１及び第２の
双方向回路により構成し、上記第１のリングオシレータ
ーは、（２ｎ＋１）番目の反転素子の出力を第１の双方
向回路の入力に接続し、該第１の双方向回路の入出力端
子を第２の双方向回路の入出力端子に接続し、該第２の
双方向回路の出力を１番目の反転素子の入力と接続する
ことにより構成され、上記第２のリングオシレーター
は、（２ｎ＋１）番目の反転素子の出力を第２の双方向
回路の入力に接続し、該第２の双方向回路の入出力端子
を第１の双方向回路の入出力端子に接続し、該第１の双
方向回路の出力を１番目の反転素子の入力と接続するこ
とにより構成され、上記第１及び第２のリングオシレー
ターは、上記第１の双方向回路の入出力端子と上記第２
の双方向回路の入出力端子を接続した共通の信号線とし
て、双方向のバッファー回路を共有することを特徴とす
る。
【００１２】第４の態様による２相パルス発生回路は、
上記第１及び第２のラッチ手段を第１及び第２のＤタイ
プフリップフロップにより構成し、上記第１及び第２の
Ｄタイプフリップフロップのデータ入力端子を電源又は
基準電位差に接続し、第１のＤタイプフリップフロップ
におけるクロック入力端子を入力クロック信号源に接続
する共に、リセット端子を第１及び第２のリングオシレ
ーターの（２ｎ＋１）番目の素子の出力に接続し、第２
のＤタイプフリップフロップにおけるクロック入力端子
へは入力クロック信号の反転信号を入力し、そのリセッ
ト端子へは他方のリングオシレーターを構成している
（２ｎ＋１）番目の素子の出力を接続することを特徴と
する。
上記第１及び第２のラッチ手段を第１及び第２のＤタイ
プフリップフロップにより構成し、上記第１及び第２の
Ｄタイプフリップフロップのデータ入力端子を電源又は
基準電位差に接続し、第１のＤタイプフリップフロップ
におけるクロック入力端子を入力クロック信号源に接続
する共に、リセット端子を第１及び第２のリングオシレ
ーターの（２ｎ＋１）番目の素子の出力に接続し、第２
のＤタイプフリップフロップにおけるクロック入力端子
へは入力クロック信号の反転信号を入力し、そのリセッ
ト端子へは他方のリングオシレーターを構成している
（２ｎ＋１）番目の素子の出力を接続することを特徴と
する。
【００１３】
【作用】即ち、本発明の２相パルス発生回路では、クロ
ック信号入力手段により基準となる１つのクロック信号
が入力されると、第１のリングオシレーターは該クロッ
ク信号と同期する信号を受けて所定の信号を出力し、第
２のリングオシレーターは該クロック信号と位相の異な
る信号を受けて所定の信号を出力する。
ック信号入力手段により基準となる１つのクロック信号
が入力されると、第１のリングオシレーターは該クロッ
ク信号と同期する信号を受けて所定の信号を出力し、第
２のリングオシレーターは該クロック信号と位相の異な
る信号を受けて所定の信号を出力する。
【００１４】そして、第１のラッチ手段は上記クロック
信号入力手段からのクロック信号と同期する信号により
所定の固定レベル信号を保持し、上記第１のリングオシ
レーターからの出力信号でリセットすることにより第１
のクロックを発生し、同様に、第２のラッチ手段は上記
クロック信号入力手段からのクロック信号と位相の異な
る信号により所定の固定レベル信号を保持し、上記第２
のリングオシレーターからの出力信号でリセットするこ
とにより第２のクロックを発生する。
信号入力手段からのクロック信号と同期する信号により
所定の固定レベル信号を保持し、上記第１のリングオシ
レーターからの出力信号でリセットすることにより第１
のクロックを発生し、同様に、第２のラッチ手段は上記
クロック信号入力手段からのクロック信号と位相の異な
る信号により所定の固定レベル信号を保持し、上記第２
のリングオシレーターからの出力信号でリセットするこ
とにより第２のクロックを発生する。
【００１５】こうして、１つの入力クロック信号から、
該入力クロック信号周波数と同じ周波数の２つのクロッ
クを発生させ、これら２つのクロックのハイレベルの期
間或いはロウレベルの期間が相互にオーバーラップしな
い２相パルスを発生する。
該入力クロック信号周波数と同じ周波数の２つのクロッ
クを発生させ、これら２つのクロックのハイレベルの期
間或いはロウレベルの期間が相互にオーバーラップしな
い２相パルスを発生する。
【００１６】
【実施例】図１は本発明の概念図であり、図中（ ）内
に示した文字は、セルのポート名を示したものである。
に示した文字は、セルのポート名を示したものである。
【００１７】同図に示すように、本発明の２相パルス発
生回路は、奇数段の反転セル列１ａ，１ｂと、双方向セ
ル２ａ，２ｂ、さらにリセット付きＤタイプフリップフ
ロップ（以下、ＤＦＦと略す）３ａ，３ｂを設け、２つ
の双方向セルの入出力端子を相互に接続し、これら２つ
の双方向セル２ａ，２ｂの入力端子、出力端子を反転セ
ル列１ａ，１ｂの入力端子、出力端子に接続し、反転セ
ル列１ａ，１ｂのそれぞれが双方向セル２ａ，２ｂによ
りリングオシレーターを構成するように接続する。
生回路は、奇数段の反転セル列１ａ，１ｂと、双方向セ
ル２ａ，２ｂ、さらにリセット付きＤタイプフリップフ
ロップ（以下、ＤＦＦと略す）３ａ，３ｂを設け、２つ
の双方向セルの入出力端子を相互に接続し、これら２つ
の双方向セル２ａ，２ｂの入力端子、出力端子を反転セ
ル列１ａ，１ｂの入力端子、出力端子に接続し、反転セ
ル列１ａ，１ｂのそれぞれが双方向セル２ａ，２ｂによ
りリングオシレーターを構成するように接続する。
【００１８】さらに、リングオシレーターの出力をそれ
ぞれＤＦＦ３ａ，３ｂのリセット端子に接続し、各ＤＦ
Ｆ３ａ，３ｂにトリガが入力された直後にリングオシレ
ーターの発振信号によりリセットがかかり、２相クロッ
クφ１，φ２を発生するように構成する。次に、図２を
参照して“Ｈ”期間がオーバーラップしない２相パルス
発生回路の実施例について説明する。
ぞれＤＦＦ３ａ，３ｂのリセット端子に接続し、各ＤＦ
Ｆ３ａ，３ｂにトリガが入力された直後にリングオシレ
ーターの発振信号によりリセットがかかり、２相クロッ
クφ１，φ２を発生するように構成する。次に、図２を
参照して“Ｈ”期間がオーバーラップしない２相パルス
発生回路の実施例について説明する。
【００１９】同図に示すように、本実施例の２相パルス
発生回路は、２入力ＮＡＮＤ素子２１ａ，２１ｂと、Ｎ
ＯＴ素子２２ａ乃至２２ｅ、双方向素子２３ａ，２３ｂ
（本素子は、仮に入出力制御信号が“Ｌ”で出力，
“Ｈ”で入力となるような双方向素子とする。）、リセ
ット付きＤＦＦ２４ａ，２４ｂ、基準クロック入力端子
２５、２相パルス出力端子２６ａ，２６ｂから成り各素
子は以下の如く接続する。即ち、まず、双方向素子２３
ａ，２３ｂの双方向端子Ｉ／ＯはノードＡとして相互に
接続し、該双方向素子２３ａの出力端子ＯはＮＡＮＤ素
子２１ｂの一方の入力へ、該双方向素子２３ｂの出力端
子ＯはＮＡＮＤ素子２１ａの一方の入力へ接続し、該Ｎ
ＡＮＤ素子２１ａの出力をＮＯＴ素子２２ａの入力へ、
該ＮＯＴ素子２２ａの出力はＮＯＴ素子２２ｂの入力
へ、該ＮＯＴ素子２２ｂの出力は双方向素子２３ａの入
力端子Ｉにそれぞれ接続する。
発生回路は、２入力ＮＡＮＤ素子２１ａ，２１ｂと、Ｎ
ＯＴ素子２２ａ乃至２２ｅ、双方向素子２３ａ，２３ｂ
（本素子は、仮に入出力制御信号が“Ｌ”で出力，
“Ｈ”で入力となるような双方向素子とする。）、リセ
ット付きＤＦＦ２４ａ，２４ｂ、基準クロック入力端子
２５、２相パルス出力端子２６ａ，２６ｂから成り各素
子は以下の如く接続する。即ち、まず、双方向素子２３
ａ，２３ｂの双方向端子Ｉ／ＯはノードＡとして相互に
接続し、該双方向素子２３ａの出力端子ＯはＮＡＮＤ素
子２１ｂの一方の入力へ、該双方向素子２３ｂの出力端
子ＯはＮＡＮＤ素子２１ａの一方の入力へ接続し、該Ｎ
ＡＮＤ素子２１ａの出力をＮＯＴ素子２２ａの入力へ、
該ＮＯＴ素子２２ａの出力はＮＯＴ素子２２ｂの入力
へ、該ＮＯＴ素子２２ｂの出力は双方向素子２３ａの入
力端子Ｉにそれぞれ接続する。
【００２０】一方、ＮＡＮＤ素子２１ｂの出力はＮＯＴ
素子２２ｄの入力へ、該ＮＯＴ素子２２ｄの出力はＮＯ
Ｔ素子２２ｃの入力へ、該ＮＯＴ素子２２ｃの出力は双
方向素子２３ｂの入力端子Ｉへ接続することにより、反
転素子列２１ａ，２２ａ，２２ｂ及び２１ｂ，２２ｄ，
２２ｃは、ノードＡを共通とした双方向素子２３ａ，２
３ｂにより、リングオシレーターとして構成することが
できるようにする。
素子２２ｄの入力へ、該ＮＯＴ素子２２ｄの出力はＮＯ
Ｔ素子２２ｃの入力へ、該ＮＯＴ素子２２ｃの出力は双
方向素子２３ｂの入力端子Ｉへ接続することにより、反
転素子列２１ａ，２２ａ，２２ｂ及び２１ｂ，２２ｄ，
２２ｃは、ノードＡを共通とした双方向素子２３ａ，２
３ｂにより、リングオシレーターとして構成することが
できるようにする。
【００２１】さらに、入力端子２５は、ＮＡＮＤ素子２
１ａの他方の入力、双方向素子２３ｂのコントロール端
子、ＮＯＴ素子２２ｅの入力及びＤＦＦ２４ｂのクロッ
ク入力に接続し、該ＮＯＴ素子２２ｅの出力をＮＡＮＤ
素子２１ｂの他方の入力、双方向素子２３ａのコントロ
ール端子及びＤＦＦ２４ａのクロック入力に接続する。
１ａの他方の入力、双方向素子２３ｂのコントロール端
子、ＮＯＴ素子２２ｅの入力及びＤＦＦ２４ｂのクロッ
ク入力に接続し、該ＮＯＴ素子２２ｅの出力をＮＡＮＤ
素子２１ｂの他方の入力、双方向素子２３ａのコントロ
ール端子及びＤＦＦ２４ａのクロック入力に接続する。
【００２２】そして、本実施例ではＤＦＦ２４ｂにトリ
ガがかかったとき、即ち、入力クロックＣＫが“Ｌ”レ
ベルから“Ｈ”レベルになったとき、“Ｈ”レベル期間
中に反転素子２１ａ，２２ａ，２２ｂと双方向素子２３
ａ，２３ｂにより、リングオシレーターが構成され、Ｄ
ＦＦ２４ａにトリガがかかったとき、反転素子２１ｂ，
２２ｄ，２２ｃと双方向素子２３ａ，２３ｂによりリン
グオシレーターが構成されるようにする。
ガがかかったとき、即ち、入力クロックＣＫが“Ｌ”レ
ベルから“Ｈ”レベルになったとき、“Ｈ”レベル期間
中に反転素子２１ａ，２２ａ，２２ｂと双方向素子２３
ａ，２３ｂにより、リングオシレーターが構成され、Ｄ
ＦＦ２４ａにトリガがかかったとき、反転素子２１ｂ，
２２ｄ，２２ｃと双方向素子２３ａ，２３ｂによりリン
グオシレーターが構成されるようにする。
【００２３】ＤＦＦ２４ａ，２４ｂの各Ｄ入力は、電源
レベルに固定し、ＤＦＦ２４ａのリセット端子はＮＯＴ
素子２２ｃの出力に、ＤＦＦ２４ｂのリセット端子はＮ
ＯＴ素子２２ｂの出力にそれぞれ接続し、各ＤＦＦの出
力端子Ｏは、２相クロック出力端子にそれぞれ接続す
る。
レベルに固定し、ＤＦＦ２４ａのリセット端子はＮＯＴ
素子２２ｃの出力に、ＤＦＦ２４ｂのリセット端子はＮ
ＯＴ素子２２ｂの出力にそれぞれ接続し、各ＤＦＦの出
力端子Ｏは、２相クロック出力端子にそれぞれ接続す
る。
【００２４】以下、図３のタイミングチャート図を参照
して、本実施例における各回路の動作を簡単に説明す
る。尚、入力クロックＣＫがローレベル“Ｌ”からハイ
レベル“Ｈ”及び“Ｈ”から“Ｌ”に変化する時の動作
の説明のため、初期時に入力クロックＣＫは“Ｌ”と
し、２相パルスφ１，φ２は“Ｌ”レベルとして説明す
る。
して、本実施例における各回路の動作を簡単に説明す
る。尚、入力クロックＣＫがローレベル“Ｌ”からハイ
レベル“Ｈ”及び“Ｈ”から“Ｌ”に変化する時の動作
の説明のため、初期時に入力クロックＣＫは“Ｌ”と
し、２相パルスφ１，φ２は“Ｌ”レベルとして説明す
る。
【００２５】まず、入力クロックＣＫが“Ｌ”のとき、
ＮＡＮＤ素子２１ａの出力は“Ｈ”のままとなり、ＤＦ
Ｆ２４ｂのリセット入力は“Ｈ”であり、トリガを受け
つけられる状態にある。一方、ＮＡＮＤ素子２１ｂは、
他方の入力が“Ｈ”であり、リングオシレーター動作が
可能な状態となっている。
ＮＡＮＤ素子２１ａの出力は“Ｈ”のままとなり、ＤＦ
Ｆ２４ｂのリセット入力は“Ｈ”であり、トリガを受け
つけられる状態にある。一方、ＮＡＮＤ素子２１ｂは、
他方の入力が“Ｈ”であり、リングオシレーター動作が
可能な状態となっている。
【００２６】このとき、双方向素子２３ｂの双方向端子
Ｉ／Ｏは、出力状態同じく２３ａのそれは入力状態とな
り、反転素子２１ｂ，２２ｄ，２２ｃによりリングオシ
レーターとして動作する為、ＮＯＴ素子２２ｃの出力は
Ｈ，Ｌのそれぞれのレベルが現われる。
Ｉ／Ｏは、出力状態同じく２３ａのそれは入力状態とな
り、反転素子２１ｂ，２２ｄ，２２ｃによりリングオシ
レーターとして動作する為、ＮＯＴ素子２２ｃの出力は
Ｈ，Ｌのそれぞれのレベルが現われる。
【００２７】この状態で入力クロックＣＫが“Ｌ”から
“Ｈ”へ変化すると、ＤＦＦ２４ｂにトリガ入力が入
り、出力０は“Ｌ”から“Ｈ”へ変化し、パルスφ１が
発生する。同時に、双方向素子２３ａ，２３ｂは前回ま
での状態を反転し、２３ａの双方向端子は出力状態に、
２３ｂの双方向端子は入力状態になりＮＡＮＤ素子の一
方の入力が“Ｈ”となるので反転素子２１ａ，２２ａ，
２２ｂにより、リングオシレーターが構成され、発振を
始める。
“Ｈ”へ変化すると、ＤＦＦ２４ｂにトリガ入力が入
り、出力０は“Ｌ”から“Ｈ”へ変化し、パルスφ１が
発生する。同時に、双方向素子２３ａ，２３ｂは前回ま
での状態を反転し、２３ａの双方向端子は出力状態に、
２３ｂの双方向端子は入力状態になりＮＡＮＤ素子の一
方の入力が“Ｈ”となるので反転素子２１ａ，２２ａ，
２２ｂにより、リングオシレーターが構成され、発振を
始める。
【００２８】上記発振が開始されると、ＮＯＴ素子２２
ｂの出力は、“Ｈ”レベルから双方向素子の反転時間及
び各素子２１ａ，２２ａ，２２ｂ及び２３ａ，２３ｂの
遅延時間だけ遅れて発振を始め、“Ｈ”から“Ｌ”へ変
化する。そして、この信号によりＤＦＦはリセットさ
れ、クロックφ１が一定期間の“Ｈ”を保持した後に
“Ｌ”レベルとなる。
ｂの出力は、“Ｈ”レベルから双方向素子の反転時間及
び各素子２１ａ，２２ａ，２２ｂ及び２３ａ，２３ｂの
遅延時間だけ遅れて発振を始め、“Ｈ”から“Ｌ”へ変
化する。そして、この信号によりＤＦＦはリセットさ
れ、クロックφ１が一定期間の“Ｈ”を保持した後に
“Ｌ”レベルとなる。
【００２９】上記入力クロックＣＫが“Ｌ”から“Ｈ”
に変化した時点では、ＮＡＮＤ素子２１ｂの一方の入力
は“Ｌ”となり、ＮＯＴ素子２２ｃの出力は“Ｈ”とな
り、ＤＦＦ２４ａは、トリガ入力受付け可能な状態とな
る。
に変化した時点では、ＮＡＮＤ素子２１ｂの一方の入力
は“Ｌ”となり、ＮＯＴ素子２２ｃの出力は“Ｈ”とな
り、ＤＦＦ２４ａは、トリガ入力受付け可能な状態とな
る。
【００３０】次に、入力クロックＣＫが“Ｈ”から
“Ｌ”に変化すると、ＤＦＦ２４ａにトリガが入力さ
れ、その出力０は“Ｌ”から“Ｈ”へ変化し、クロック
φ２が発生する。
“Ｌ”に変化すると、ＤＦＦ２４ａにトリガが入力さ
れ、その出力０は“Ｌ”から“Ｈ”へ変化し、クロック
φ２が発生する。
【００３１】同時に、前回まで発振状態にあった２１
ａ，２２ａ，２２ｂは停止し、２２ｂの出力は“Ｈ”レ
ベルとなりＤＦＦ２４ｂがトリガ受け付け状態となり、
双方向素子２３ａ，２３ｂは、状態を反転し、２３ａは
入力、２３ｂは出力状態となり、反転素子２１ｂ，２２
ｄ，２２ｃによりリングオシレーターが構成される。そ
して、反転素子２１ａ，２２ａ，２２ｂで構成されたリ
ングオシレーターと同様に動作し、“Ｈ”から“Ｌ”へ
変化して発振を始める。上記発振が開始されると、ＮＯ
Ｔ素子２２ｃの出力により、ＤＦＦ２４ａがリセットさ
れ、クロックφ２は、“Ｈ”から“Ｌ”へ変化する。
ａ，２２ａ，２２ｂは停止し、２２ｂの出力は“Ｈ”レ
ベルとなりＤＦＦ２４ｂがトリガ受け付け状態となり、
双方向素子２３ａ，２３ｂは、状態を反転し、２３ａは
入力、２３ｂは出力状態となり、反転素子２１ｂ，２２
ｄ，２２ｃによりリングオシレーターが構成される。そ
して、反転素子２１ａ，２２ａ，２２ｂで構成されたリ
ングオシレーターと同様に動作し、“Ｈ”から“Ｌ”へ
変化して発振を始める。上記発振が開始されると、ＮＯ
Ｔ素子２２ｃの出力により、ＤＦＦ２４ａがリセットさ
れ、クロックφ２は、“Ｈ”から“Ｌ”へ変化する。
【００３２】以下、同様にして２相クロックφ１，φ２
はパルスを発生し、２相パルスを生成する。パルス幅の
長い２相パルスを発生させる為には、図２のノードＡに
容量をつけ調整することによりパルス生成が可能であ
り、高周波の入力クロックに対応する為には、反転素子
の段数を減らすことによりパルス生成が可能である。
はパルスを発生し、２相パルスを生成する。パルス幅の
長い２相パルスを発生させる為には、図２のノードＡに
容量をつけ調整することによりパルス生成が可能であ
り、高周波の入力クロックに対応する為には、反転素子
の段数を減らすことによりパルス生成が可能である。
【００３３】本実施例では、“Ｈ”期間がオーバーラッ
プしない２相パルス発生回路について説明したが、
“Ｌ”期間がオーバーラップしない２相パルス発生回路
においては、２相クロックφ１，φ２をＤＦＦ２４ａ，
２４ｂのＮＯＴ０出力より取り出すことにより簡単に構
成できる。
プしない２相パルス発生回路について説明したが、
“Ｌ”期間がオーバーラップしない２相パルス発生回路
においては、２相クロックφ１，φ２をＤＦＦ２４ａ，
２４ｂのＮＯＴ０出力より取り出すことにより簡単に構
成できる。
【００３４】以上説明したように、本発明では、２相ク
ロックφ１，φ２を生成するのに同一回路素子によるリ
ングオシレーターによりそのパルス幅を調整している
為、遅延素子のＴPLH ，ＴPHL の違い又は、パルス幅の
調整の為の外部容量の充放電定数に依存して生成される
遅延信号と入力信号のデューティー比の違いによる２相
クロックφ１，φ２においてパルス幅の相異がない。
ロックφ１，φ２を生成するのに同一回路素子によるリ
ングオシレーターによりそのパルス幅を調整している
為、遅延素子のＴPLH ，ＴPHL の違い又は、パルス幅の
調整の為の外部容量の充放電定数に依存して生成される
遅延信号と入力信号のデューティー比の違いによる２相
クロックφ１，φ２においてパルス幅の相異がない。
【００３５】
【発明の効果】本発明によれば、遅延素子を用いた場合
のように２相クロックのパルス幅の変化がなく共に同等
のパルス幅が得られ、低周波から高周波まで２相パルス
のパルス幅がほぼ同等な出力を得ることができる２相パ
ルス発生回路を提供することができる。
のように２相クロックのパルス幅の変化がなく共に同等
のパルス幅が得られ、低周波から高周波まで２相パルス
のパルス幅がほぼ同等な出力を得ることができる２相パ
ルス発生回路を提供することができる。
【図１】本発明の第１の実施例に係る２相パルス発生回
路の構成を示す図である。
路の構成を示す図である。
【図２】本発明の第２の実施例に係る２相パルス発生回
路の構成を示す図である。
路の構成を示す図である。
【図３】第２の実施例の２相パルス発生回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図４】従来の２相パルス発生回路の原理図を示したも
のである。
のである。
【図５】従来の２相パルス発生回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】従来の２相パルス発生回路における遅延素子の
ＴPLH とＴPHL が、ＴPLH ＞ＴPHL の場合クロックφ１
のハイレベル“Ｈ”期間に比べ，クロックφ２の“Ｈ”
期間が狭くなることを説明するための図である。
ＴPLH とＴPHL が、ＴPLH ＞ＴPHL の場合クロックφ１
のハイレベル“Ｈ”期間に比べ，クロックφ２の“Ｈ”
期間が狭くなることを説明するための図である。
１ａ，１ｂ…反転セル列、２ａ，２ｂ…Ｉ／Ｏ、３ａ，
３ｂ…ＤＦＦ、２１ａ，２１ｂ…ＮＡＮＤ素子、２２ａ
〜２２ｄ…ＮＯＴ素子、２３ａ，２３ｂ…双方向素子、
２４ａ，２４ｂ…Ｄタイプフリップフロップ、２５…入
力端子、２６ａ，２６ｂ…出力端子。
３ｂ…ＤＦＦ、２１ａ，２１ｂ…ＮＡＮＤ素子、２２ａ
〜２２ｄ…ＮＯＴ素子、２３ａ，２３ｂ…双方向素子、
２４ａ，２４ｂ…Ｄタイプフリップフロップ、２５…入
力端子、２６ａ，２６ｂ…出力端子。
Claims (4)
- 【請求項１】 基準となる１つのクロック信号を入力す
るクロック信号入力手段と、 上記クロック信号入力手段からのクロック信号と同期す
る信号を受けて所定の信号を出力する第１のリングオシ
レーターと、 上記クロック信号入力手段からのクロック信号と位相の
異なる信号を受けて所定の信号を出力する第２のリング
オシレーターと、 上記クロック信号入力手段からのクロック信号と同期す
る信号を受けて所定の固定レベル信号を保持し、上記第
１のリングオシレーターからの出力信号に応じてリセッ
トすることにより第１のクロックパルスを発生する第１
のラッチ手段と、 上記クロック信号入力手段からのクロック信号と位相の
異なる信号を受けて所定の固定レベル信号を保持し、上
記第２のリングオシレーターからの出力信号に応じてリ
セットすることにより第２のクロックパルスを発生する
第１のラッチ手段と、 を具備することを特徴とする２相パルス発生回路。 - 【請求項２】 上記第１及び第２のリングオシレーター
は少なくとも１つの２入力反転素子を有し、 上記２入力反転素子の入力端子の一方は、リングオシレ
ーターを構成するように接続し、他方は、入力クロック
信号により発振を停止できるように構成することを特徴
とする請求項１に記載の２相パルス発生回路。 - 【請求項３】 上記第１及び第２のリングオシレーター
をそれぞれ（２ｎ＋１）個（ｎは自然数）の反転素子と
第１及び第２の双方向回路により構成し、 上記第１のリングオシレーターは、（２ｎ＋１）番目の
反転素子の出力を第１の双方向回路の入力に接続し、該
第１の双方向回路の入出力端子を第２の双方向回路の入
出力端子に接続し、該第２の双方向回路の出力を１番目
の反転素子の入力と接続することにより構成され、 上記第２のリングオシレーターは、（２ｎ＋１）番目の
反転素子の出力を第２の双方向回路の入力に接続し、該
第２の双方向回路の入出力端子を第１の双方向回路の入
出力端子に接続し、該第１の双方向回路の出力を１番目
の反転素子の入力と接続することにより構成され、 上記第１及び第２のリングオシレーターは、上記第１の
双方向回路の入出力端子と上記第２の双方向回路の入出
力端子を接続した共通の信号線として、双方向のバッフ
ァー回路を共有することを特徴とする請求項１に記載の
２相パルス発生回路。 - 【請求項４】 上記第１及び第２のラッチ手段を第１及
び第２のＤタイプフリップフロップにより構成し、 上記第１及び第２のＤタイプフリップフロップのデータ
入力端子を電源又は基準電位差に接続し、 第１のＤタイプフリップフロップにおけるクロック入力
端子を入力クロック信号源に接続する共に、リセット端
子を第１及び第２のリングオシレーターの（２ｎ＋１）
番目の素子の出力に接続し、 第２のＤタイプフリップフロップにおけるクロック入力
端子へは入力クロック信号の反転信号を入力し、そのリ
セット端子へは他方のリングオシレーターを構成してい
る（２ｎ＋１）番目の素子の出力を接続することを特徴
とする請求項３に記載の２相パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282946A JPH05122018A (ja) | 1991-10-29 | 1991-10-29 | ２相パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282946A JPH05122018A (ja) | 1991-10-29 | 1991-10-29 | ２相パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122018A true JPH05122018A (ja) | 1993-05-18 |
Family
ID=17659166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282946A Withdrawn JPH05122018A (ja) | 1991-10-29 | 1991-10-29 | ２相パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379334B1 (ko) * | 2000-09-15 | 2003-04-10 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| JP2016054472A (ja) * | 2014-01-24 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-10-29 JP JP3282946A patent/JPH05122018A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379334B1 (ko) * | 2000-09-15 | 2003-04-10 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| JP2016054472A (ja) * | 2014-01-24 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |