JPS59223998A - 擬似スタテイツクｍｏｓ回路 - Google Patents
擬似スタテイツクｍｏｓ回路Info
- Publication number
- JPS59223998A JPS59223998A JP58099148A JP9914883A JPS59223998A JP S59223998 A JPS59223998 A JP S59223998A JP 58099148 A JP58099148 A JP 58099148A JP 9914883 A JP9914883 A JP 9914883A JP S59223998 A JPS59223998 A JP S59223998A
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- Japan
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- circuit
- clock pulse
- dynamic
- pulse
- clock
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はスタティックＭＯ８回路と等価の動作をする擬
似スタティックＭＯ８回路に関する。
似スタティックＭＯ８回路に関する。
シフトレジスタを例にとって従来技術を説明する。第１
図（、）はクロックドインバータ１．２を使用したダイ
ナミック型シフトレジスタ、第１図（ｂ）は上記クロッ
クドインバータで使用しているクロックパルス波形図で
ある。このものは構成素子数が少なく、回路構成が簡単
であるという利点があるが、クロック・９ルスφの周期
カ長くなると、ダイナミック的に寄生容量に蓄えられた
電荷がリーク電流によって放電され、誤動作をするよう
になる。即ち正常動作を保証するには、クロックパルス
φの最低周波数が制限されるという欠点がある。
図（、）はクロックドインバータ１．２を使用したダイ
ナミック型シフトレジスタ、第１図（ｂ）は上記クロッ
クドインバータで使用しているクロックパルス波形図で
ある。このものは構成素子数が少なく、回路構成が簡単
であるという利点があるが、クロック・９ルスφの周期
カ長くなると、ダイナミック的に寄生容量に蓄えられた
電荷がリーク電流によって放電され、誤動作をするよう
になる。即ち正常動作を保証するには、クロックパルス
φの最低周波数が制限されるという欠点がある。
第２図（、）は上記クロックドインバータと、クロック
ドインバータ３及びインバータ４の正１１ｉ還型ラツチ
、クロックドインバータ５及びインバータ６の同ラッチ
を使用したスタティック型のシフトレジスタである。こ
のものはクロックパルスφの最低周波数の制限はなくな
るが、構成素子数が増え、回路が複雑になシ、ひいては
最大動作周波数が低下するという欠点がある。
ドインバータ３及びインバータ４の正１１ｉ還型ラツチ
、クロックドインバータ５及びインバータ６の同ラッチ
を使用したスタティック型のシフトレジスタである。こ
のものはクロックパルスφの最低周波数の制限はなくな
るが、構成素子数が増え、回路が複雑になシ、ひいては
最大動作周波数が低下するという欠点がある。
第３図（、）は、以上２つの回路の中間的々セミダイナ
ミック方式のシフトレジスタである。これは、クロック
・母ルスφの周期Ｔφはどれほど長くなっても誤動作し
ないが、クロック・（ルヌφの周期Ｔφについては、ク
ロックドインバータがダイナミックで動作しているため
に長さに制限があるという欠点がある。
ミック方式のシフトレジスタである。これは、クロック
・母ルスφの周期Ｔφはどれほど長くなっても誤動作し
ないが、クロック・（ルヌφの周期Ｔφについては、ク
ロックドインバータがダイナミックで動作しているため
に長さに制限があるという欠点がある。
本発明は上記事情に鑑みてなされたもので、クロック・
母ルスの最低周波数の制限がなく、構成素子数が少なく
、回路構成が簡単な擬似ヌタティッン「路を提供しよう
とするものである。
母ルスの最低周波数の制限がなく、構成素子数が少なく
、回路構成が簡単な擬似ヌタティッン「路を提供しよう
とするものである。
本発明は、セミダイナミック方式の回路と、その回路を
駆動するクロック・母ルスの幅が、ダイナミック動作が
保証される長さに最大でも固定されるように整形された
クロックパルスを得る回路とを具備せしめることにより
、クロックパルスの最低周波数の制限をなくしたもので
ある。
駆動するクロック・母ルスの幅が、ダイナミック動作が
保証される長さに最大でも固定されるように整形された
クロックパルスを得る回路とを具備せしめることにより
、クロックパルスの最低周波数の制限をなくしたもので
ある。
５−
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第４
図は同実施例、第５図（ａ）は同実施例におけるクロッ
クパルス発生回路のブロック構成図、第５図（ｂ）は同
構成の具体例である。第４図は第３図（、）のものと対
応させた場合の例であるから、対応個所には同一符号を
付しておく。
図は同実施例、第５図（ａ）は同実施例におけるクロッ
クパルス発生回路のブロック構成図、第５図（ｂ）は同
構成の具体例である。第４図は第３図（、）のものと対
応させた場合の例であるから、対応個所には同一符号を
付しておく。
第５図（、）の遅延回路１１における遅延時間ｔ。
は、ダイナミック回路における寄生容量に蓄えられた電
荷のリークによる放電が、回路の誤動作をひき起こさな
い時間に限定される（１μ〜１００μ秒程度）。第５図
（、）において１２はインバータ、１３はクロックパル
スφと遅延回路１１の出力のレベルの一致を検出し、・
母ルスφ。を出力するアンド回路、Ｚ４はパルスφえか
ら反転ノＪ？ルスφえを得るインバータである。
荷のリークによる放電が、回路の誤動作をひき起こさな
い時間に限定される（１μ〜１００μ秒程度）。第５図
（、）において１２はインバータ、１３はクロックパル
スφと遅延回路１１の出力のレベルの一致を検出し、・
母ルスφ。を出力するアンド回路、Ｚ４はパルスφえか
ら反転ノＪ？ルスφえを得るインバータである。
ここでクロックパルスφを整形したパルスφいは、第４
図に示す如く第３図（、）のクロックパルスφとして供
給され、・ぐルスφ□はφとして供給される。第４図で
クロックドインバータ１は、６− ・９ルスφえカ高レベルの間アクティブとなり、その人
力りは、クロックパルスφ□が低レベル０間アクティブ
となる前段のクロックドインバータの出力であり、クロ
ックツ９ルスが高レベルの間ダイナミックレベルに保持
されることになる。
図に示す如く第３図（、）のクロックパルスφとして供
給され、・ぐルスφ□はφとして供給される。第４図で
クロックドインバータ１は、６− ・９ルスφえカ高レベルの間アクティブとなり、その人
力りは、クロックパルスφ□が低レベル０間アクティブ
となる前段のクロックドインバータの出力であり、クロ
ックツ９ルスが高レベルの間ダイナミックレベルに保持
されることになる。
しかしながらφ□が高レベルの時間は短かく制限されて
いるので、誤動作は生じない。一方クロック・母ルスφ
□が低レベルの間は、クロックドインバータ２．３がア
クティブとなり、出力Ｑはスタティックに保持され、ク
ロックパルスφ□の低レベルの時間的長さが長くなって
も、やはり誤動作は生じないものである。
いるので、誤動作は生じない。一方クロック・母ルスφ
□が低レベルの間は、クロックドインバータ２．３がア
クティブとなり、出力Ｑはスタティックに保持され、ク
ロックパルスφ□の低レベルの時間的長さが長くなって
も、やはり誤動作は生じないものである。
このような回路方式では、クロック・母ルスφえの作成
方法が極めて重要である。第５図（ｂ）では２人力ナン
ド回路１５．〜１５３、インバータ１６１〜１６３を多
段接続して、リセット機能をそなえた遅延回路１１を形
成している。第５図（ａ）のアンドゲート１３はナンド
ダート１７、インバータ１８よりなる。第６図はクロッ
クパルスφの周波数が低く、クロックツ（ルスφの）母
ルス幅が遅延回路１１の遅延時間ｔ、よりも長い場合の
タイミングチャートである。遅延回路ＩＩの内部のノー
ドＮ、の波形は、クロックパルスφを若干遅延させて、
クロックパルスφの低レベル区間でリセットされた波形
となっている。遅延回路１１の出力点Ｎ２の波形は、ノ
ードＮ、の波形を更に遅延させてクロックパルスφの低
レベル区間でリセットされた波形となり、ノードＮ３は
その反転波形となる。従ってクロックパルスφえは、ク
ロッ、クパルスφの立ち上がりから遅延時間ｔ、に対応
した時間だけ高レベルとなった波形が得られる。
方法が極めて重要である。第５図（ｂ）では２人力ナン
ド回路１５．〜１５３、インバータ１６１〜１６３を多
段接続して、リセット機能をそなえた遅延回路１１を形
成している。第５図（ａ）のアンドゲート１３はナンド
ダート１７、インバータ１８よりなる。第６図はクロッ
クパルスφの周波数が低く、クロックツ（ルスφの）母
ルス幅が遅延回路１１の遅延時間ｔ、よりも長い場合の
タイミングチャートである。遅延回路ＩＩの内部のノー
ドＮ、の波形は、クロックパルスφを若干遅延させて、
クロックパルスφの低レベル区間でリセットされた波形
となっている。遅延回路１１の出力点Ｎ２の波形は、ノ
ードＮ、の波形を更に遅延させてクロックパルスφの低
レベル区間でリセットされた波形となり、ノードＮ３は
その反転波形となる。従ってクロックパルスφえは、ク
ロッ、クパルスφの立ち上がりから遅延時間ｔ、に対応
した時間だけ高レベルとなった波形が得られる。
第７図は、クロックパルスφの周波数が高くて、クロッ
クパルスφのパルス幅よりも遅延時間ｔｄが長い場合の
タイミングチャートである。
クパルスφのパルス幅よりも遅延時間ｔｄが長い場合の
タイミングチャートである。
クロックパルスφの周波数が高い場合には、ダイナミッ
ク回路の誤動作は考えられないので、クロックツ臂ルス
φがそのママクロックツぐルス １′φ。にな
ることが望ましい。そのためノードＮｌの波形は、クロ
ックパルスφをいくぶん遅延さセ、クロック・母ルスφ
の低レベル区間でリセットされた波形となっている。ノ
ードＮ２の波形はノードＮｌの波形を若干遅延させ、ク
ロックパルスφの低レベル区間でリセットされるために
、低レベルと一定となり、ノードＮ、の波形は高レベル
一定となる。従ってクロックツ９ルスφえはクロックツ
９ルスφと同一波形となるものである。
ク回路の誤動作は考えられないので、クロックツ臂ルス
φがそのママクロックツぐルス １′φ。にな
ることが望ましい。そのためノードＮｌの波形は、クロ
ックパルスφをいくぶん遅延さセ、クロック・母ルスφ
の低レベル区間でリセットされた波形となっている。ノ
ードＮ２の波形はノードＮｌの波形を若干遅延させ、ク
ロックパルスφの低レベル区間でリセットされるために
、低レベルと一定となり、ノードＮ、の波形は高レベル
一定となる。従ってクロックツ９ルスφえはクロックツ
９ルスφと同一波形となるものである。
以上のような回路方式を用いることにより、セミスタテ
ィック回路方式でありながら低周波数の制限のない回路
が実現できる。ところで従来、ダイナミック動作時間を
制御するクロック・臂ルス幅の最大値がダイナミック保
持時間を越える場合は、システム構成をスタティック型
にせざるを得なかった。しかしこのような場合において
も、本発明のクロックパルス発生回路ヲ用いれば、ダイ
ナミック期間（φえの高レベル期間）を短く、スタティ
ック期間（φ□の低レベル期間）を長く調整することが
できるため、システム構成をセオダイナミック型として
もこれを９− 擬似スタティック型として動作させ得る。またセミダイ
ナミック回路構成をとることにより、完全スタティック
回路に対する利点は、回路素子数の少ない点、回路に付
加される容量の少ないことによる最大動作周波数の向上
管があることはいうまでもない。
ィック回路方式でありながら低周波数の制限のない回路
が実現できる。ところで従来、ダイナミック動作時間を
制御するクロック・臂ルス幅の最大値がダイナミック保
持時間を越える場合は、システム構成をスタティック型
にせざるを得なかった。しかしこのような場合において
も、本発明のクロックパルス発生回路ヲ用いれば、ダイ
ナミック期間（φえの高レベル期間）を短く、スタティ
ック期間（φ□の低レベル期間）を長く調整することが
できるため、システム構成をセオダイナミック型として
もこれを９− 擬似スタティック型として動作させ得る。またセミダイ
ナミック回路構成をとることにより、完全スタティック
回路に対する利点は、回路素子数の少ない点、回路に付
加される容量の少ないことによる最大動作周波数の向上
管があることはいうまでもない。
第８図は上記構成で使用した各ＭＯ８回路の具体例で、
同図（、）はクロックドインバータで、例えばクロック
ドインバータ１に対応する。同図（ｂ）はインバータの
具体例、同図（ｃ）はナンドｙ−トの具体例である。
同図（、）はクロックドインバータで、例えばクロック
ドインバータ１に対応する。同図（ｂ）はインバータの
具体例、同図（ｃ）はナンドｙ−トの具体例である。
第９図は本発明の他の実施例であり、ダイナミック論理
回路とラッチ回路を組み合わせたもので、第１０図はそ
の動作波形図である。ダイナミック論理回路２１は、ク
ロックパルスφえを入力とするＰチャネル型トランジス
タ２２とＮチャネル型トランジスタ２３との間に、Ｎチ
ャネル型の論理部２４が直列に接続され、Ｐチャネル型
とＮチャネル型トランジスタの接続点Ｎｌｌが出力とな
る一般的な回路である。この出１０− 力Ｎｉｌはクロックドインバータ２５０入力となり、こ
のクロックドインバータ２５の出力点Ｎ１！に接続され
るラッチ回路はクロックドインバータ２６、インバータ
２７よシなる。
回路とラッチ回路を組み合わせたもので、第１０図はそ
の動作波形図である。ダイナミック論理回路２１は、ク
ロックパルスφえを入力とするＰチャネル型トランジス
タ２２とＮチャネル型トランジスタ２３との間に、Ｎチ
ャネル型の論理部２４が直列に接続され、Ｐチャネル型
とＮチャネル型トランジスタの接続点Ｎｌｌが出力とな
る一般的な回路である。この出１０− 力Ｎｉｌはクロックドインバータ２５０入力となり、こ
のクロックドインバータ２５の出力点Ｎ１！に接続され
るラッチ回路はクロックドインバータ２６、インバータ
２７よシなる。
このような回路の場合にも、クロックパルスφえのノイ
ルス幅が、ダイナミック動作が保証された時間よシも短
いために、低周波のクロックパルスφに対しても正常動
作が期待される。即ちクロックパルスφのダイナミック
動作時間（φの高レベル期間）が長いと、ノードＮｌｌ
のデータがリークして正常動作の保証ができないからダ
イナミック論理回路２１を動作させる時間を制限させる
ためにクロックパルスφＡ（φＡ）の時間を制限してダ
イナミック論理回路２１のダイナミック動作を保証した
ものである。
ルス幅が、ダイナミック動作が保証された時間よシも短
いために、低周波のクロックパルスφに対しても正常動
作が期待される。即ちクロックパルスφのダイナミック
動作時間（φの高レベル期間）が長いと、ノードＮｌｌ
のデータがリークして正常動作の保証ができないからダ
イナミック論理回路２１を動作させる時間を制限させる
ためにクロックパルスφＡ（φＡ）の時間を制限してダ
イナミック論理回路２１のダイナミック動作を保証した
ものである。
以上説明した如く本発明によれば、クロック／やルスの
パルス幅を一定以下に調整する回路を設ケ、その・臂ル
スでセミダイナミック回路を動作させるようにしたため
、クロックパルスの最低周波数の制限がなく、構成素子
数が少なく、回路構成が簡単化された擬似〜タティ・≧
ホ路が提供できるものである。
パルス幅を一定以下に調整する回路を設ケ、その・臂ル
スでセミダイナミック回路を動作させるようにしたため
、クロックパルスの最低周波数の制限がなく、構成素子
数が少なく、回路構成が簡単化された擬似〜タティ・≧
ホ路が提供できるものである。
第１図（、）は従来のダイナミック型シフトレジスタ回
路図、同図（ｂ）はその動作クロック波形図、第２図（
、）は従来のスタティック型シフトレジスタ回路図、同
図（ｂ）はその動作クロック波形図、第３図（、）は従
来のセミダイナミック型シフトレジスタ回路図、同図（
ｂ）はその動作クロック波形図、第４図、第５図（、）
、 （ｂ）は本発明の一実施例を示す回路図、第６図
、第７図は同回路の動作を示すタイミング波形図、第８
図（、）ないしくｃ）は同回路の一部詳細図、第９図は
本発明の他の実施例を示す回路図、第１０図は同回路の
動作を示すタイミング波形図である。 Ｚ 、 ２ 、３．２５ 、２６・・・クロックドイン
バータ、４．２７・・・インバータ、ＩＩ・・・遅延回
路 ・２２．２３・・・トランジスタ、２４・・
・論理部。 Ｌ１′） の
機 派 −ＮＣつ く り−２２２位 区 ト 鍼 第８図 （ａ） （ｂ）（Ｃ） ｃｃ 第９図 め 第１０図 Ｎ＋２
路図、同図（ｂ）はその動作クロック波形図、第２図（
、）は従来のスタティック型シフトレジスタ回路図、同
図（ｂ）はその動作クロック波形図、第３図（、）は従
来のセミダイナミック型シフトレジスタ回路図、同図（
ｂ）はその動作クロック波形図、第４図、第５図（、）
、 （ｂ）は本発明の一実施例を示す回路図、第６図
、第７図は同回路の動作を示すタイミング波形図、第８
図（、）ないしくｃ）は同回路の一部詳細図、第９図は
本発明の他の実施例を示す回路図、第１０図は同回路の
動作を示すタイミング波形図である。 Ｚ 、 ２ 、３．２５ 、２６・・・クロックドイン
バータ、４．２７・・・インバータ、ＩＩ・・・遅延回
路 ・２２．２３・・・トランジスタ、２４・・
・論理部。 Ｌ１′） の
機 派 −ＮＣつ く り−２２２位 区 ト 鍼 第８図 （ａ） （ｂ）（Ｃ） ｃｃ 第９図 め 第１０図 Ｎ＋２
Claims (5)
- （１） クロックツ４ルスで動作するセミダイナミッ
ク回路と、前記クロック・母ルスの発生源となシ、前記
セミダイナミック回路のダイナミック動作時間を制御す
るクロック・やルス幅の最大値がダイナミック保持時間
を越えない・母ルスを発生するクロックパルス発生回路
とを具備したことを特徴とする擬似スタティックＭＯ８
回路。 - （２）前記セミダイナミック回路は、前記クロックパル
スが一方のレベルにあるとき反転動作を行なう第１のＭ
Ｏ８型クロックドインバータと、前記クロックパルスの
反転パルスが一方のレベルにあるとき反転動作を行なう
第２のＭＯ８型クロックドインバータとを縦続接続し、
前記第１のＭＯ８型クロックドインバータの出力端に該
出力端の信号レベルを正帰還するラッチ回路が設けられ
たものであることを特徴とする特許請求の範囲第１項に
記載の擬似スタティックＭＯ８回路。 - （３）前記クロック・やルス発生回路は、クロックパル
スのレベルト該りロックハルス（Ｄ 遅ｇ 回路出力の
レベルとの一致を検出する回路によりパルスを出力する
ものであることを特徴とする特許請求の範囲第１項に記
載の擬似スタティックＭＯ８回路。 - （４）論理部を含むクロック・ぐルス同期のダイナミッ
ク論理回路とラッチ回路の接続回路と、前記クロックパ
ルスの発生源となり、前記ダイナミック論理回路のダイ
ナミック動作時間を制御するクロックパルス幅の最大値
がダイナミック保持時間を越えないパルスを発生するク
ロック・臂ルス発生回路とを具備したことを特徴とする
擬似スタティックＭＯ８回路。 - （５）前記ダイナミック論理回路は、第１の電位供給端
と出力端との間に第１チヤネル型の第１のＭＯＳトラン
ジスタを接続し、前記出力端と第２の電位供給端との間
に第２チヤネル型のＭＯＳトランジスタよりなる論理部
、及び第２チヤネル型の第２のＭＯＳトランジスタを直
列接続し、前記第１．第２のＭＯＳトランジスタのダー
トに前記クロックパルスを供給し、前記出力端を、前記
クロックパルスに同期して反転動作する第１のＭＯ８型
クロックドインバータの入力端に接続したものであυ、
前記ラッチ回路は、前記クロックパルスの反転パルスに
同期して反転、動作する第２のクロックドインバータと
インバータを縦続接続して前記第１のＭＯ８型クロック
ドインバータの出力端の信号レベルを該出力端に正帰還
するものであることを特徴とする特許請求の範囲第２項
に記載の擬似スタティックＭＯ８回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099148A JPS59223998A (ja) | 1983-06-03 | 1983-06-03 | 擬似スタテイツクｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099148A JPS59223998A (ja) | 1983-06-03 | 1983-06-03 | 擬似スタテイツクｍｏｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223998A true JPS59223998A (ja) | 1984-12-15 |
Family
ID=14239603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099148A Pending JPS59223998A (ja) | 1983-06-03 | 1983-06-03 | 擬似スタテイツクｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262518A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | デコ−ダ |
| JPH0221499A (ja) * | 1988-07-07 | 1990-01-24 | Toshiba Corp | サンプルホールド回路 |
-
1983
- 1983-06-03 JP JP58099148A patent/JPS59223998A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262518A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | デコ−ダ |
| JPH0221499A (ja) * | 1988-07-07 | 1990-01-24 | Toshiba Corp | サンプルホールド回路 |
| JPH0512799B2 (ja) * | 1988-07-07 | 1993-02-18 | Toshiba Kk |
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