JPH06132807A - 出力バッファ能力制御回路 - Google Patents
出力バッファ能力制御回路Info
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- JPH06132807A JPH06132807A JP4279980A JP27998092A JPH06132807A JP H06132807 A JPH06132807 A JP H06132807A JP 4279980 A JP4279980 A JP 4279980A JP 27998092 A JP27998092 A JP 27998092A JP H06132807 A JPH06132807 A JP H06132807A
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Abstract
(57)【要約】
【目的】低消費電力化及びノイズマージンを向上させる
と共に、自動的に駆動能力の切替えが行える出力バッフ
ァ能力制御回路を提供することである。 【構成】能力選択信号により選択される異なる駆動能力
の複数の出力回路を有し半導体装置から供給される入力
信号を所定の前記駆動能力で駆動する出力バッファ部
と、前記半導体装置の駆動周波数に応じて前記能力選択
信号を生成する能力選択信号生成部とを備えた出力バッ
ファ能力制御回路において、前記能力選択信号生成部
は、前記出力バッファ部の出力信号の周波数をモニタ
し、そのモニタ結果に応じて前記能力選択信号を生成す
る構成としたものである。
と共に、自動的に駆動能力の切替えが行える出力バッフ
ァ能力制御回路を提供することである。 【構成】能力選択信号により選択される異なる駆動能力
の複数の出力回路を有し半導体装置から供給される入力
信号を所定の前記駆動能力で駆動する出力バッファ部
と、前記半導体装置の駆動周波数に応じて前記能力選択
信号を生成する能力選択信号生成部とを備えた出力バッ
ファ能力制御回路において、前記能力選択信号生成部
は、前記出力バッファ部の出力信号の周波数をモニタ
し、そのモニタ結果に応じて前記能力選択信号を生成す
る構成としたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に形成さ
れ、異なる駆動能力の複数の出力回路を切り替え選択す
る出力バッファ能力制御回路に関する。
れ、異なる駆動能力の複数の出力回路を切り替え選択す
る出力バッファ能力制御回路に関する。
【０００２】
【従来の技術】従来、この種の分野に関する技術として
は、例えば図４に示すようなものがあった。
は、例えば図４に示すようなものがあった。
【０００３】図４は、１個の半導体装置内に形成された
従来の出力バッファ能力制御回路の一構成例を示す回路
図である。
従来の出力バッファ能力制御回路の一構成例を示す回路
図である。
【０００４】同図において、入力信号Ｄが“Ｌ”レベル
でＰチャネルＦＥＴ（以下、Ｐ−ＦＥＴという）１０１
のゲートに供給されると、Ｐ−ＦＥＴ１０１がオンす
る。この時、切替え信号Ｓが“Ｈ”レベルまたは“Ｌ”
レベルのいずれであっても、ＮチャネルＦＥＴ（以下、
Ｎ−ＦＥＴという）１０５及びＮ−ＦＥＴ１０６はオフ
しており、出力端子１０７には“Ｈ”レベルが出力され
る。
でＰチャネルＦＥＴ（以下、Ｐ−ＦＥＴという）１０１
のゲートに供給されると、Ｐ−ＦＥＴ１０１がオンす
る。この時、切替え信号Ｓが“Ｈ”レベルまたは“Ｌ”
レベルのいずれであっても、ＮチャネルＦＥＴ（以下、
Ｎ−ＦＥＴという）１０５及びＮ−ＦＥＴ１０６はオフ
しており、出力端子１０７には“Ｈ”レベルが出力され
る。
【０００５】一方、入力信号Ｄが“Ｈ”レベルでＰ−Ｆ
ＥＴ１０１のゲートに供給されると、Ｐ−ＦＥＴ１０１
がオフする。この時、“Ｈ”レベルの切替え信号Ｓがイ
ンバータ１０２及びＡＮＤゲート１０３の入力側に供給
されると、Ｎ−ＦＥＴ１０５がオンし、Ｎ−ＦＥＴ１０
６がオフする。その結果、出力端子１０７には“Ｌ”レ
ベルが出力される。
ＥＴ１０１のゲートに供給されると、Ｐ−ＦＥＴ１０１
がオフする。この時、“Ｈ”レベルの切替え信号Ｓがイ
ンバータ１０２及びＡＮＤゲート１０３の入力側に供給
されると、Ｎ−ＦＥＴ１０５がオンし、Ｎ−ＦＥＴ１０
６がオフする。その結果、出力端子１０７には“Ｌ”レ
ベルが出力される。
【０００６】さらに、この入力信号Ｄの“Ｈ”レベル時
に、“Ｌ”レベルの切替え信号Ｓがインバータ１０２及
びＡＮＤゲート１０３の入力側に供給されると、Ｎ−Ｆ
ＥＴ１０５がオフし、Ｎ−ＦＥＴ１０６がオンする。そ
の結果、出力端子１０７には“Ｌ”レベルが出力され
る。
に、“Ｌ”レベルの切替え信号Ｓがインバータ１０２及
びＡＮＤゲート１０３の入力側に供給されると、Ｎ−Ｆ
ＥＴ１０５がオフし、Ｎ−ＦＥＴ１０６がオンする。そ
の結果、出力端子１０７には“Ｌ”レベルが出力され
る。
【０００７】このように本回路では、Ｐ−ＦＥＴ１０１
及びＮ−ＦＥＴ１０５，１０６で出力バッファ回路が構
成され、インバータ１０２及びＡＮＤゲート１０３，１
０４で切替え回路が構成されている。そして、切替え信
号Ｓにより、異なる駆動能力を有するＮ−ＦＥＴ１０
５，１０６のいずれか一方を選択し、出力端子１０７へ
出力信号を送出する。この切替え信号Ｓは、通常、ソフ
トウェアまたは固定クロック等によって生成されてい
る。
及びＮ−ＦＥＴ１０５，１０６で出力バッファ回路が構
成され、インバータ１０２及びＡＮＤゲート１０３，１
０４で切替え回路が構成されている。そして、切替え信
号Ｓにより、異なる駆動能力を有するＮ−ＦＥＴ１０
５，１０６のいずれか一方を選択し、出力端子１０７へ
出力信号を送出する。この切替え信号Ｓは、通常、ソフ
トウェアまたは固定クロック等によって生成されてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例を含む従来の出力バッファ能力制御回路では、次の
ような問題点があった。
来例を含む従来の出力バッファ能力制御回路では、次の
ような問題点があった。
【０００９】（１）前記出力バッファ回路における駆動
能力の最適設計は、この出力バッファ回路を内蔵する１
個の半導体装置の駆動時における最大周波数に合わせて
行われるため、設計ミス等でこの駆動周波数が変わるよ
うな場合は、当該半導体装置内において駆動能力の最適
調整ができなくなる。このような場合は、過剰な駆動能
力になったりして低消費電力化の妨げとなり、且つノイ
ズマージンが悪化する。 （２）前記出力回路を数種類内蔵した場合において、駆
動能力の替え選択は可能であるが、その切替え制御がソ
フトウェア、あるいは単一固定のクロック制御で行われ
るため、その分、煩雑化してコスト高になる。
能力の最適設計は、この出力バッファ回路を内蔵する１
個の半導体装置の駆動時における最大周波数に合わせて
行われるため、設計ミス等でこの駆動周波数が変わるよ
うな場合は、当該半導体装置内において駆動能力の最適
調整ができなくなる。このような場合は、過剰な駆動能
力になったりして低消費電力化の妨げとなり、且つノイ
ズマージンが悪化する。 （２）前記出力回路を数種類内蔵した場合において、駆
動能力の替え選択は可能であるが、その切替え制御がソ
フトウェア、あるいは単一固定のクロック制御で行われ
るため、その分、煩雑化してコスト高になる。
【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、低消費電力化
及びノイズマージンを向上させると共に、自動的に駆動
能力の切替えが行える出力バッファ能力制御回路を提供
することである。
するためになされたもので、その目的は、低消費電力化
及びノイズマージンを向上させると共に、自動的に駆動
能力の切替えが行える出力バッファ能力制御回路を提供
することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、能力選択信号により選択される異
なる駆動能力の複数の出力回路を有し半導体装置から供
給される入力信号を所定の前記駆動能力で駆動する出力
バッファ部と、前記半導体装置の駆動周波数に応じて前
記能力選択信号を生成する能力選択信号生成部とを備え
た出力バッファ能力制御回路において、前記能力選択信
号生成部は、前記出力バッファ部の出力信号の周波数を
モニタし、そのモニタ結果に応じて前記能力選択信号を
生成する構成としたものである。
に、本発明の特徴は、能力選択信号により選択される異
なる駆動能力の複数の出力回路を有し半導体装置から供
給される入力信号を所定の前記駆動能力で駆動する出力
バッファ部と、前記半導体装置の駆動周波数に応じて前
記能力選択信号を生成する能力選択信号生成部とを備え
た出力バッファ能力制御回路において、前記能力選択信
号生成部は、前記出力バッファ部の出力信号の周波数を
モニタし、そのモニタ結果に応じて前記能力選択信号を
生成する構成としたものである。
【００１２】好ましくは、前記能力選択信号生成部は、
前記出力バッファ部の出力信号における最初の立ち上が
りエッジ及び立ち下がりエッジを検出し、その検出タイ
ミングに応じて前記能力選択信号を生成する構成とす
る。
前記出力バッファ部の出力信号における最初の立ち上が
りエッジ及び立ち下がりエッジを検出し、その検出タイ
ミングに応じて前記能力選択信号を生成する構成とす
る。
【００１３】
【作用】上述の如き構成によれば、能力選択信号生成部
が、出力バッファ部の出力信号の周波数を、例えば出力
バッファ部の出力信号における最初の立ち上がりエッジ
及び立ち下がりエッジを検出することによりモニタし、
その検出タイミングに応じた能力選択信号を生成する。
この能力選択信号により出力バッファ部における複数の
出力回路を選択する。これにより、１個の半導体装置
で、各種の駆動周波数に応じた最適な出力バッファ駆動
能力を自動的に得ることができる。
が、出力バッファ部の出力信号の周波数を、例えば出力
バッファ部の出力信号における最初の立ち上がりエッジ
及び立ち下がりエッジを検出することによりモニタし、
その検出タイミングに応じた能力選択信号を生成する。
この能力選択信号により出力バッファ部における複数の
出力回路を選択する。これにより、１個の半導体装置
で、各種の駆動周波数に応じた最適な出力バッファ駆動
能力を自動的に得ることができる。
【００１４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した半導体装置の出力バ
ッファ能力制御回路の回路図である。
明する。図１は、本発明を実施した半導体装置の出力バ
ッファ能力制御回路の回路図である。
【００１５】この出力バッファ能力制御回路は１個の半
導体装置内に形成されており、図１に示すが如く、その
半導体装置の内部から供給される入力信号ａが、電源と
グランドとの間にノードＮ１を介して直列接続されたＰ
−ＦＥＴ１及びＮ−ＦＥＴ２のゲートに供給されるよう
になっている。さらに、電源と各ノードＮ２，Ｎ３，Ｎ
４との間には、Ｐ−ＦＥＴ３，４、Ｐ−ＦＥＴ５，６、
及びＰ−ＦＥＴ７，８がそれぞれ直列接続され、各ノー
ドＮ２，Ｎ３，Ｎ４とグランドとの間には、Ｎ−ＦＥＴ
９，１０、Ｎ−ＦＥＴ１１，１２、及びＮ−ＦＥＴ１
３，１４がそれぞれ直列接続されている。これらＰ−Ｆ
ＥＴ３，４及びＮ−ＦＥＴ９，１０と、Ｐ−ＦＥＴ５，
６及びＮ−ＦＥＴ１１，１２と、Ｐ−ＦＥＴ７，８及び
Ｎ−ＦＥＴ１３，１４とで３段構成の出力回路が構成さ
れている。
導体装置内に形成されており、図１に示すが如く、その
半導体装置の内部から供給される入力信号ａが、電源と
グランドとの間にノードＮ１を介して直列接続されたＰ
−ＦＥＴ１及びＮ−ＦＥＴ２のゲートに供給されるよう
になっている。さらに、電源と各ノードＮ２，Ｎ３，Ｎ
４との間には、Ｐ−ＦＥＴ３，４、Ｐ−ＦＥＴ５，６、
及びＰ−ＦＥＴ７，８がそれぞれ直列接続され、各ノー
ドＮ２，Ｎ３，Ｎ４とグランドとの間には、Ｎ−ＦＥＴ
９，１０、Ｎ−ＦＥＴ１１，１２、及びＮ−ＦＥＴ１
３，１４がそれぞれ直列接続されている。これらＰ−Ｆ
ＥＴ３，４及びＮ−ＦＥＴ９，１０と、Ｐ−ＦＥＴ５，
６及びＮ−ＦＥＴ１１，１２と、Ｐ−ＦＥＴ７，８及び
Ｎ−ＦＥＴ１３，１４とで３段構成の出力回路が構成さ
れている。
【００１６】Ｐ−ＦＥＴ４，６，８、及びＮ−ＦＥＴ
９，１１，１３のゲートには、前記入力信号ａが供給さ
れ、Ｎ−ＦＥＴ１０，１２，１４のゲートには能力選択
信号ｄ，ｅ，ｆがそれぞれ供給され、加えてＰ−ＦＥＴ
３，５，７のゲートには前記能力選択信号ｄ，ｅ，ｆの
反転信号である能力選択信号ｄバー，ｅバー，ｆバーが
供給されるようになっている。そして、前記各ノードＮ
１，Ｎ２，Ｎ３，Ｎ４が、出力信号ｈ出力用の出力端子
１５に共通接続されている。
９，１１，１３のゲートには、前記入力信号ａが供給さ
れ、Ｎ−ＦＥＴ１０，１２，１４のゲートには能力選択
信号ｄ，ｅ，ｆがそれぞれ供給され、加えてＰ−ＦＥＴ
３，５，７のゲートには前記能力選択信号ｄ，ｅ，ｆの
反転信号である能力選択信号ｄバー，ｅバー，ｆバーが
供給されるようになっている。そして、前記各ノードＮ
１，Ｎ２，Ｎ３，Ｎ４が、出力信号ｈ出力用の出力端子
１５に共通接続されている。
【００１７】上記のＰ−ＦＥＴ３，５，７及びＮ−ＦＥ
Ｔ１０，１２，１４は、能力選択信号生成部（後述す
る）で生成される前記能力選択信号ｄ，ｅ，ｆよりオン
／オフを制御され、また、このＰ−ＦＥＴ３，５，７及
びＮ−ＦＥＴ１０，１２，１４のオン／オフに従って入
力信号ａを能力調整するのが、出力バッファとしてのＰ
−ＦＥＴ４，６，８及びＮ−ＦＥＴ９，１１，１３であ
る。すなわち、Ｐ−ＦＥＴ４，６，８及びＮ−ＦＥＴ
９，１１，１３の駆動能力により、入力信号ａが出力端
子１５から出力される段階で、適度に能力調整された波
形（出力信号ｈ）として出力される。
Ｔ１０，１２，１４は、能力選択信号生成部（後述す
る）で生成される前記能力選択信号ｄ，ｅ，ｆよりオン
／オフを制御され、また、このＰ−ＦＥＴ３，５，７及
びＮ−ＦＥＴ１０，１２，１４のオン／オフに従って入
力信号ａを能力調整するのが、出力バッファとしてのＰ
−ＦＥＴ４，６，８及びＮ−ＦＥＴ９，１１，１３であ
る。すなわち、Ｐ−ＦＥＴ４，６，８及びＮ−ＦＥＴ
９，１１，１３の駆動能力により、入力信号ａが出力端
子１５から出力される段階で、適度に能力調整された波
形（出力信号ｈ）として出力される。
【００１８】前記能力選択信号生成部は、出力信号ｈが
出力される出力端子１５に外部線を介して接続された入
力端子１６を有し、その入力端子１６がＡＮＤゲート１
７の一方入力端に接続されている。さらにＡＮＤゲート
１７の出力端が、遅延型フリップフロップ（以下、ＤＦ
Ｆという）１８のクロック端子に接続されると共に、イ
ンバータ１９を介してＤＦＦ２０のクロック端子に接続
されている。そして、ＤＦＦ１８はＤＦＦ２０に直列接
続され、そのＤＦＦ１８，２０の各出力端ＱがＮＡＮＤ
ゲート２１の各入力端にそれぞれ接続されている。な
お、このＤＦＦ１８の入力端子Ｄには所定の信号が供給
される。ＮＡＮＤゲート２１の信号ｊ出力用の出力端
は、前記ＡＮＤゲート１７の他方入力端に接続されると
共に、ＯＲゲート２２，２３，２４，２５の一方入力端
を介してＡＮＤゲート２６，２７，２８，２９の一方入
力端にそれぞれ接続されている。
出力される出力端子１５に外部線を介して接続された入
力端子１６を有し、その入力端子１６がＡＮＤゲート１
７の一方入力端に接続されている。さらにＡＮＤゲート
１７の出力端が、遅延型フリップフロップ（以下、ＤＦ
Ｆという）１８のクロック端子に接続されると共に、イ
ンバータ１９を介してＤＦＦ２０のクロック端子に接続
されている。そして、ＤＦＦ１８はＤＦＦ２０に直列接
続され、そのＤＦＦ１８，２０の各出力端ＱがＮＡＮＤ
ゲート２１の各入力端にそれぞれ接続されている。な
お、このＤＦＦ１８の入力端子Ｄには所定の信号が供給
される。ＮＡＮＤゲート２１の信号ｊ出力用の出力端
は、前記ＡＮＤゲート１７の他方入力端に接続されると
共に、ＯＲゲート２２，２３，２４，２５の一方入力端
を介してＡＮＤゲート２６，２７，２８，２９の一方入
力端にそれぞれ接続されている。
【００１９】これらＡＮＤゲート１７、ＤＦＦ１８、イ
ンバータ１９、ＤＦＦ２０、及びＮＡＮＤゲート２１に
より、入力端子１６から供給される信号ｈに基づいて信
号ｊが生成される。
ンバータ１９、ＤＦＦ２０、及びＮＡＮＤゲート２１に
より、入力端子１６から供給される信号ｈに基づいて信
号ｊが生成される。
【００２０】一方、半導体装置の内部で生成されるリセ
ット信号ｂと周波数切替え信号ｃとが、ＡＮＤゲート３
０に供給されるようになっており、そのＡＮＤゲート３
０の信号ｇ出力用の出力端が前記ＡＮＤゲート２６〜２
９の他方入力端に接続されると共に、前記ＤＦＦ１８，
２０のリセット端子に接続されている。ＡＮＤゲート２
６〜２９の出力端は、直列接続されたＤＦＦ３１，３
２，３３，３４のリセット端子にそれぞれ接続され、さ
らに、前記入力信号ａがインバータ３５を介して信号ｉ
として該ＤＦＦ３１〜３４の各クロック端子に供給され
る。なお、ＤＦＦ３１の入力端子Ｄには所定の信号が供
給される。
ット信号ｂと周波数切替え信号ｃとが、ＡＮＤゲート３
０に供給されるようになっており、そのＡＮＤゲート３
０の信号ｇ出力用の出力端が前記ＡＮＤゲート２６〜２
９の他方入力端に接続されると共に、前記ＤＦＦ１８，
２０のリセット端子に接続されている。ＡＮＤゲート２
６〜２９の出力端は、直列接続されたＤＦＦ３１，３
２，３３，３４のリセット端子にそれぞれ接続され、さ
らに、前記入力信号ａがインバータ３５を介して信号ｉ
として該ＤＦＦ３１〜３４の各クロック端子に供給され
る。なお、ＤＦＦ３１の入力端子Ｄには所定の信号が供
給される。
【００２１】そして、ＤＦＦ３１〜３４の各出力端Ｑが
前記ＯＲゲート２２〜２５の他方入力端にそれぞれ接続
され、そのＤＦＦ３２〜３４の各出力端Ｑからは前記能
力選択信号ｄ，ｅ，ｆがそれぞれ出力されるようになっ
ている。
前記ＯＲゲート２２〜２５の他方入力端にそれぞれ接続
され、そのＤＦＦ３２〜３４の各出力端Ｑからは前記能
力選択信号ｄ，ｅ，ｆがそれぞれ出力されるようになっ
ている。
【００２２】次に、以上のように構成される出力バッフ
ァ能力制御回路の動作（Ａ），（Ｂ）を図２及び図３の
タイムチャートを参照しつつ説明する。なお、図２は高
速時の動作タイミングチャート、及び図３は低速時の動
作タイミングチャートである。
ァ能力制御回路の動作（Ａ），（Ｂ）を図２及び図３の
タイムチャートを参照しつつ説明する。なお、図２は高
速時の動作タイミングチャート、及び図３は低速時の動
作タイミングチャートである。
【００２３】（Ａ）高速時の動作 図２において、リセット信号ｂあるいは周波数切替え信
号ｃが“Ｌ”レベル（意味あり）でＡＮＤゲート３０に
供給されている時刻Ｔ１前の期間は、信号ｇが“Ｌ”レ
ベル一定である。従ってＤＦＦ１８，２０はリセット状
態にあり、信号ｊが“Ｈ”レベル一定となる結果、ＤＦ
Ｆ３１〜３４もリセット状態にある。このように“Ｌ”
レベル（意味あり）でＡＮＤゲート３０に供給されてい
るリセット信号ｂあるいは周波数切替え信号ｃが、解除
あるいは意味なしのレベルに変化する時刻ｔ１になる
と、信号ｇが“Ｈ”レベルとなり、ＤＦＦ１８，２０の
リセットが解除されると同時に、信号ｊが“Ｈ”レベル
のままであるためＤＦＦ３１〜３４もリセットが解除さ
れる。これと同時に、入力信号ａが、Ｐ−ＦＥＴ１，
４，６，８及びＮ−ＦＥＴ２，９，１１，１３の各ゲー
トに供給されると共に、その反転信号である信号ｉがク
ロックとしてＤＦＦ３１〜３４へ供給される。
号ｃが“Ｌ”レベル（意味あり）でＡＮＤゲート３０に
供給されている時刻Ｔ１前の期間は、信号ｇが“Ｌ”レ
ベル一定である。従ってＤＦＦ１８，２０はリセット状
態にあり、信号ｊが“Ｈ”レベル一定となる結果、ＤＦ
Ｆ３１〜３４もリセット状態にある。このように“Ｌ”
レベル（意味あり）でＡＮＤゲート３０に供給されてい
るリセット信号ｂあるいは周波数切替え信号ｃが、解除
あるいは意味なしのレベルに変化する時刻ｔ１になる
と、信号ｇが“Ｈ”レベルとなり、ＤＦＦ１８，２０の
リセットが解除されると同時に、信号ｊが“Ｈ”レベル
のままであるためＤＦＦ３１〜３４もリセットが解除さ
れる。これと同時に、入力信号ａが、Ｐ−ＦＥＴ１，
４，６，８及びＮ−ＦＥＴ２，９，１１，１３の各ゲー
トに供給されると共に、その反転信号である信号ｉがク
ロックとしてＤＦＦ３１〜３４へ供給される。
【００２４】このように各ＤＦＦ１８，２０，３１〜３
４のリセットが解除され、且つ信号ｊが“Ｈ”レベルで
ある時刻ｔ２〜ｔ５の期間において、各ＤＦＦ３１〜３
４は、ＤＦＦ３１の入力端子Ｄに供給される信号を、ク
ロックである信号ｉの立ち上がりエッジに同期して順次
転送していく。その結果、信号ｄ，ｅ，ｆは、信号ｉの
立ち上がりエッジに同期して、時刻ｔ２〜ｔ４におい
て、順次“Ｈ”レベルへと変化する。
４のリセットが解除され、且つ信号ｊが“Ｈ”レベルで
ある時刻ｔ２〜ｔ５の期間において、各ＤＦＦ３１〜３
４は、ＤＦＦ３１の入力端子Ｄに供給される信号を、ク
ロックである信号ｉの立ち上がりエッジに同期して順次
転送していく。その結果、信号ｄ，ｅ，ｆは、信号ｉの
立ち上がりエッジに同期して、時刻ｔ２〜ｔ４におい
て、順次“Ｈ”レベルへと変化する。
【００２５】そして、この“Ｈ”レベルの信号ｄ，ｅ，
ｆにより、Ｎ−ＦＥＴ１０，１２，１４及びＰ−ＦＥＴ
３，５，７が順次オン状態となる。ここで、例えば信号
ｄが“Ｈ”レベルに変化した場合を考えると、出力端子
１５にはＰ−ＦＥＴ４及びＮ−ＦＥＴ９のオン抵抗が並
列に付加された構造となる。信号ｅ，ｆについても同様
であり、信号ｄ，ｅ，ｆの順番で、Ｐ−ＦＥＴ４及びＮ
−ＦＥＴ９、Ｐ−ＦＥＴ６及びＮ−ＦＥＴ１１、及びＰ
−ＦＥＴ８及びＮ−ＦＥＴ１４のオン抵抗が、それぞれ
出力端子１５に並列に付加される構造となる。
ｆにより、Ｎ−ＦＥＴ１０，１２，１４及びＰ−ＦＥＴ
３，５，７が順次オン状態となる。ここで、例えば信号
ｄが“Ｈ”レベルに変化した場合を考えると、出力端子
１５にはＰ−ＦＥＴ４及びＮ−ＦＥＴ９のオン抵抗が並
列に付加された構造となる。信号ｅ，ｆについても同様
であり、信号ｄ，ｅ，ｆの順番で、Ｐ−ＦＥＴ４及びＮ
−ＦＥＴ９、Ｐ−ＦＥＴ６及びＮ−ＦＥＴ１１、及びＰ
−ＦＥＴ８及びＮ−ＦＥＴ１４のオン抵抗が、それぞれ
出力端子１５に並列に付加される構造となる。
【００２６】時刻ｔ４では、信号ｈが“Ｈ”レベルとな
り、その立ち上がりエッジにより、ＡＮＤゲート１７の
出力は“Ｈ”レベルとなる。これによってＤＦＦ１８の
クロック端子には“Ｈ”レベルが、またＤＦＦ２０のク
ロック端子には“Ｌ”レベルがそれそれ供給される。そ
の結果、ＤＦＦ１８は、クロック端子に供給される
“Ｈ”レベルの立ち上がりエッジに同期して、入力端子
Ｄからの“Ｈ”レベルの信号を出力端子Ｑへ送出する。
この時、ＤＦＦ２０の出力端子Ｑは、未だ“Ｌ”レベル
のままであり、従って信号ｊは“Ｈ”レベルのままであ
る。
り、その立ち上がりエッジにより、ＡＮＤゲート１７の
出力は“Ｈ”レベルとなる。これによってＤＦＦ１８の
クロック端子には“Ｈ”レベルが、またＤＦＦ２０のク
ロック端子には“Ｌ”レベルがそれそれ供給される。そ
の結果、ＤＦＦ１８は、クロック端子に供給される
“Ｈ”レベルの立ち上がりエッジに同期して、入力端子
Ｄからの“Ｈ”レベルの信号を出力端子Ｑへ送出する。
この時、ＤＦＦ２０の出力端子Ｑは、未だ“Ｌ”レベル
のままであり、従って信号ｊは“Ｈ”レベルのままであ
る。
【００２７】時刻ｔ５に至ると、信号ｈが立ち下がり
“Ｌ”レベルとなる。そのため、ＤＦＦ２０のクロック
端子には“Ｈ”レベルが供給され、その立上がりエッジ
に同期して、ＤＦＦ２０の出力端子Ｑは“Ｈ”レベルへ
変化する。その結果、信号ｊは“Ｌ”レベルとなる。
“Ｌ”レベルとなる。そのため、ＤＦＦ２０のクロック
端子には“Ｈ”レベルが供給され、その立上がりエッジ
に同期して、ＤＦＦ２０の出力端子Ｑは“Ｈ”レベルへ
変化する。その結果、信号ｊは“Ｌ”レベルとなる。
【００２８】このように、信号ｈの立ち上がりエッジと
立ち下がりエッジとを検知すると、信号ｊが“Ｌ”レベ
ルとなり、ＡＮＤゲート１７の出力を“Ｌ”レベル固定
とし、入力端子１６からのクロック用の信号ｈをカット
する。これによって、信号ｊが“Ｌ”レベルに保持され
る。
立ち下がりエッジとを検知すると、信号ｊが“Ｌ”レベ
ルとなり、ＡＮＤゲート１７の出力を“Ｌ”レベル固定
とし、入力端子１６からのクロック用の信号ｈをカット
する。これによって、信号ｊが“Ｌ”レベルに保持され
る。
【００２９】また、信号ｊが“Ｌ”レベルとなっても、
信号ｄ，ｅ，ｆが“Ｈ”レベルとなった後は、ＯＲゲー
ト２３，２４，２５が信号ｊの入力を禁止するため、信
号ｄ，ｅ，ｆはその“Ｈ”レベルを保持する。
信号ｄ，ｅ，ｆが“Ｈ”レベルとなった後は、ＯＲゲー
ト２３，２４，２５が信号ｊの入力を禁止するため、信
号ｄ，ｅ，ｆはその“Ｈ”レベルを保持する。
【００３０】このように、信号ｄ，ｅ，ｆが全て“Ｈ”
レベルに変化した後に、信号ｊが“Ｌ”レベルとなる高
速時の動作においては、Ｐ−ＦＥＴ３，５，７及びＮ−
ＦＥＴ１０，１２，１４が全てオンし、入力信号ａが図
２に示すような適度に能力調整された信号ｈとして出力
端子１５へ供給される。
レベルに変化した後に、信号ｊが“Ｌ”レベルとなる高
速時の動作においては、Ｐ−ＦＥＴ３，５，７及びＮ−
ＦＥＴ１０，１２，１４が全てオンし、入力信号ａが図
２に示すような適度に能力調整された信号ｈとして出力
端子１５へ供給される。
【００３１】（Ｂ）低速時の動作 図３において、ＡＮＤゲート３０に供給されている
“Ｌ”レベル（意味あり）のリセット信号ｂあるいは周
波数切替え信号ｃが、解除あるいは意味なしのレベルに
変化する時刻Ｔ１では、信号ｇが“Ｈ”レベルとなり、
ＤＦＦ１８，２０のリセットが解除されると同時に、Ｄ
ＦＦ３１〜３４もリセットが解除される。これと同時
に、入力信号ａが、Ｐ−ＦＥＴ１，４，６，８及びＮ−
ＦＥＴ２，９，１１，１３の各ゲートに供給されると共
に、その反転信号である信号ｉもクロックとしてＤＦＦ
３１〜３４へ供給される。
“Ｌ”レベル（意味あり）のリセット信号ｂあるいは周
波数切替え信号ｃが、解除あるいは意味なしのレベルに
変化する時刻Ｔ１では、信号ｇが“Ｈ”レベルとなり、
ＤＦＦ１８，２０のリセットが解除されると同時に、Ｄ
ＦＦ３１〜３４もリセットが解除される。これと同時
に、入力信号ａが、Ｐ−ＦＥＴ１，４，６，８及びＮ−
ＦＥＴ２，９，１１，１３の各ゲートに供給されると共
に、その反転信号である信号ｉもクロックとしてＤＦＦ
３１〜３４へ供給される。
【００３２】時刻Ｔ１〜Ｔ２の期間において、ＤＦＦ３
１〜３４にはリセット時の“Ｌ”レベルのデータが保持
されているので、信号ｄ，ｅ，ｆは“Ｌ”レベルであ
る。その結果、Ｐ−ＦＥＴ３，５，７及びＮ−ＦＥＴ１
０，１２，１４は全てオフする。また、入力信号ａは
“Ｈ”レベルであり（信号ｉが“Ｌ”レベル）、その結
果、Ｐ−ＦＥＴ１はオフし、Ｎ−ＦＥＴ２がオンし、出
力端子１５及び入力端子１６には、“Ｌ”レベルの信号
ｈが供給される。従って、ＤＦＦ１８，２０は、リセッ
ト時の“Ｌ”レベルのデータが保持されたままであり、
信号ｊは“Ｈ”レベルを維持する。
１〜３４にはリセット時の“Ｌ”レベルのデータが保持
されているので、信号ｄ，ｅ，ｆは“Ｌ”レベルであ
る。その結果、Ｐ−ＦＥＴ３，５，７及びＮ−ＦＥＴ１
０，１２，１４は全てオフする。また、入力信号ａは
“Ｈ”レベルであり（信号ｉが“Ｌ”レベル）、その結
果、Ｐ−ＦＥＴ１はオフし、Ｎ−ＦＥＴ２がオンし、出
力端子１５及び入力端子１６には、“Ｌ”レベルの信号
ｈが供給される。従って、ＤＦＦ１８，２０は、リセッ
ト時の“Ｌ”レベルのデータが保持されたままであり、
信号ｊは“Ｈ”レベルを維持する。
【００３３】時刻Ｔ２を経過すると、信号ｉは“Ｈ”レ
ベルに立ち上がり、そのため、ＤＦＦ３１はこの立上が
りエッジに同期して“Ｈ”レベルの信号を出力端子Ｑへ
出力するが、この時点では、まだ信号ｄ，ｅ，ｆは
“Ｌ”レベルのままである。従って、Ｐ−ＦＥＴ３，
５，７及びＮ−ＦＥＴ１０，１２，１４は全てオフ状態
を維持する。
ベルに立ち上がり、そのため、ＤＦＦ３１はこの立上が
りエッジに同期して“Ｈ”レベルの信号を出力端子Ｑへ
出力するが、この時点では、まだ信号ｄ，ｅ，ｆは
“Ｌ”レベルのままである。従って、Ｐ−ＦＥＴ３，
５，７及びＮ−ＦＥＴ１０，１２，１４は全てオフ状態
を維持する。
【００３４】一方、時刻Ｔ２〜Ｔ３の期間では、入力信
号ａは“Ｌ”レベルであるので、Ｐ−ＦＥＴ１がオン
し、Ｎ−ＦＥＴ２がオフする。その結果、出力端子１５
及び入力端子１６には、“Ｈ”レベルの信号ｈが供給さ
れる。従って、ＡＮＤゲート１７の出力は“Ｈ”レベル
となり、この立上がりエッジに同期してＤＦＦ１８は、
“Ｈ”レベルの信号を出力端子Ｑへ出力する。しかし、
ＤＦＦ２０のクロック端子は“Ｌ”レベルに立ち下が
り、その出力端子Ｑは“Ｌ”レベルのままである。その
ため、信号ｊは“Ｈ”レベルを維持する。
号ａは“Ｌ”レベルであるので、Ｐ−ＦＥＴ１がオン
し、Ｎ−ＦＥＴ２がオフする。その結果、出力端子１５
及び入力端子１６には、“Ｈ”レベルの信号ｈが供給さ
れる。従って、ＡＮＤゲート１７の出力は“Ｈ”レベル
となり、この立上がりエッジに同期してＤＦＦ１８は、
“Ｈ”レベルの信号を出力端子Ｑへ出力する。しかし、
ＤＦＦ２０のクロック端子は“Ｌ”レベルに立ち下が
り、その出力端子Ｑは“Ｌ”レベルのままである。その
ため、信号ｊは“Ｈ”レベルを維持する。
【００３５】時刻Ｔ３を経過すると、信号ｉは“Ｌ”レ
ベルになるが、この時点でも、信号ｄ，ｅ，ｆは“Ｌ”
レベルのままである。従って、Ｐ−ＦＥＴ３，５，７及
びＮ−ＦＥＴ１０，１２，１４は全てオフ状態を維持し
ている。
ベルになるが、この時点でも、信号ｄ，ｅ，ｆは“Ｌ”
レベルのままである。従って、Ｐ−ＦＥＴ３，５，７及
びＮ−ＦＥＴ１０，１２，１４は全てオフ状態を維持し
ている。
【００３６】一方、この時点の入力信号ａは“Ｈ”レベ
ルとなるので、Ｐ−ＦＥＴ１がオフし、Ｎ−ＦＥＴ２が
オンする。その結果、時刻Ｔ４では出力端子１５及び入
力端子１６には、“Ｌ”レベルの信号ｈが供給される。
従って、ＡＮＤゲート１７の出力は“Ｌ”レベルとな
り、ＤＦＦ１８の出力端子Ｑは“Ｈ”レベルのままであ
るものの、ＤＦＦ２０のクロック端子は“Ｌ”レベルか
ら“Ｈ”レベルに立上がり、その出力端子Ｑは“Ｈ”レ
ベルとなる。そのため、信号ｊは“Ｌ”レベルとなる。
ルとなるので、Ｐ−ＦＥＴ１がオフし、Ｎ−ＦＥＴ２が
オンする。その結果、時刻Ｔ４では出力端子１５及び入
力端子１６には、“Ｌ”レベルの信号ｈが供給される。
従って、ＡＮＤゲート１７の出力は“Ｌ”レベルとな
り、ＤＦＦ１８の出力端子Ｑは“Ｈ”レベルのままであ
るものの、ＤＦＦ２０のクロック端子は“Ｌ”レベルか
ら“Ｈ”レベルに立上がり、その出力端子Ｑは“Ｈ”レ
ベルとなる。そのため、信号ｊは“Ｌ”レベルとなる。
【００３７】時刻Ｔ５になると、信号ｉが再び“Ｈ”レ
ベルに立上がる。そのため、ＤＦＦ３２がこの立上がり
エッジに同期して“Ｈ”レベルの信号ｄを出力するはず
であるが、既に信号ｊが“Ｌ”レベルとなっているの
で、ＡＮＤゲート２７の出力は“Ｌ”レベルとなり、従
って、ＤＦＦ３２がリセットされ、信号ｄは“Ｌ”レベ
ルを維持する。同様に信号ｅ，ｆも“Ｌ”レベルのまま
であり、その結果、Ｐ−ＦＥＴ３，５，７及びＮ−ＦＥ
Ｔ１０，１２，１４は全てオフ状態を維持する。このよ
うに、信号ｄが“Ｈ”レベルに変化する以前に信号ｊが
“Ｌ”レベルとなる低速時の動作においては、ＤＦＦ３
２〜３４がリセットしてＰ−ＦＥＴ３，５，７及びＮ−
ＦＥＴ１０，１２，１４が全てオフ状態を維持し、入力
信号ａが図３に示すような適度に能力調整された信号ｈ
として出力端子１５へ供給される。この状態は、新たに
“Ｌ”レベルの信号ｂまたは信号ｃが入力されない限
り、継続される。
ベルに立上がる。そのため、ＤＦＦ３２がこの立上がり
エッジに同期して“Ｈ”レベルの信号ｄを出力するはず
であるが、既に信号ｊが“Ｌ”レベルとなっているの
で、ＡＮＤゲート２７の出力は“Ｌ”レベルとなり、従
って、ＤＦＦ３２がリセットされ、信号ｄは“Ｌ”レベ
ルを維持する。同様に信号ｅ，ｆも“Ｌ”レベルのまま
であり、その結果、Ｐ−ＦＥＴ３，５，７及びＮ−ＦＥ
Ｔ１０，１２，１４は全てオフ状態を維持する。このよ
うに、信号ｄが“Ｈ”レベルに変化する以前に信号ｊが
“Ｌ”レベルとなる低速時の動作においては、ＤＦＦ３
２〜３４がリセットしてＰ−ＦＥＴ３，５，７及びＮ−
ＦＥＴ１０，１２，１４が全てオフ状態を維持し、入力
信号ａが図３に示すような適度に能力調整された信号ｈ
として出力端子１５へ供給される。この状態は、新たに
“Ｌ”レベルの信号ｂまたは信号ｃが入力されない限
り、継続される。
【００３８】なお、本発明は図示の実施例に限定される
ものではなく、種々の変形が可能である。例えば、上述
の本実施例では、信号ｄ，ｅ，ｆが全て“Ｈ”レベルに
変化した後に信号ｊが“Ｌ”レベルとなる高速時の動
作、及び信号ｄが“Ｈ”レベルに変化する以前に信号ｊ
が“Ｌ”レベルとなる低速時の動作について説明した
が、信号ｄのみが“Ｈ”レベルに変化した後に信号ｊが
“Ｌ”レベルとなる場合や、信号ｄ，ｅが“Ｈ”レベル
に変化した後に信号ｊが“Ｌ”レベルとなる場合におけ
る中速度時においても、オン／オフ制御されるＦＥＴが
異なるだけで上記と同様の作用が行われる。半導体装置
の駆動周波数を変更する際には、一旦周波数切替え信号
ｃを“Ｌ”レベルして本回路をリセットし、その後に周
波数切替え信号ｃ信号を“Ｈ”レベルに戻して動作させ
るようにする。また、出力回路は、３段構成に限定され
るものではなく、駆動周波数に合わせて、いかようにも
変更可能である。
ものではなく、種々の変形が可能である。例えば、上述
の本実施例では、信号ｄ，ｅ，ｆが全て“Ｈ”レベルに
変化した後に信号ｊが“Ｌ”レベルとなる高速時の動
作、及び信号ｄが“Ｈ”レベルに変化する以前に信号ｊ
が“Ｌ”レベルとなる低速時の動作について説明した
が、信号ｄのみが“Ｈ”レベルに変化した後に信号ｊが
“Ｌ”レベルとなる場合や、信号ｄ，ｅが“Ｈ”レベル
に変化した後に信号ｊが“Ｌ”レベルとなる場合におけ
る中速度時においても、オン／オフ制御されるＦＥＴが
異なるだけで上記と同様の作用が行われる。半導体装置
の駆動周波数を変更する際には、一旦周波数切替え信号
ｃを“Ｌ”レベルして本回路をリセットし、その後に周
波数切替え信号ｃ信号を“Ｈ”レベルに戻して動作させ
るようにする。また、出力回路は、３段構成に限定され
るものではなく、駆動周波数に合わせて、いかようにも
変更可能である。
【００３９】
【発明の効果】以上詳細に説明したように、本発明で
は、出力バッファ部の出力信号の周波数をモニタし、そ
のモニタ結果に応じて能力選択信号を生成したので、次
のような効果がある。
は、出力バッファ部の出力信号の周波数をモニタし、そ
のモニタ結果に応じて能力選択信号を生成したので、次
のような効果がある。
【００４０】（１）各種の駆動周波数に応じた最適な出
力バッファ駆動能力を自動的に得ることができるため、
過剰な駆動能力にもならずに低消費電力化が促進され、
且つノイズマージンが向上する。
力バッファ駆動能力を自動的に得ることができるため、
過剰な駆動能力にもならずに低消費電力化が促進され、
且つノイズマージンが向上する。
【００４１】（２）ソフトウェア等による切替え制御を
行う必要がなくなるため、ソフトウェア作成等の煩雑さ
が解消される。
行う必要がなくなるため、ソフトウェア作成等の煩雑さ
が解消される。
【００４２】（３）最適設計時の調整ミスによる再設計
の回数が減少するので、半導体装置そのものの開発効率
が向上し、費用削減の効果がある。
の回数が減少するので、半導体装置そのものの開発効率
が向上し、費用削減の効果がある。
【図１】本発明を実施した半導体装置の出力バッファ能
力制御回路の回路図である。
力制御回路の回路図である。
【図２】高速時の動作タイミングチャートである。
【図３】低速時の動作タイミングチャートである。
【図４】従来の出力バッファ能力制御回路の回路図であ
る。
る。
１，３〜８ Ｐ−ＦＥＴ ２，９〜１４ Ｎ−ＦＥＴ １５ 出力端子 １６ 入力端子 １７，２６〜３０ ＡＮＤゲート １８，２０，３１〜３４ ＤＦＦ ２１ ＮＡＮＤゲート ２２〜２５ ＯＲゲート ３５ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 9383−5Ｊ
Claims (2)
- 【請求項１】 能力選択信号により選択される異なる駆
動能力の複数の出力回路を有し半導体装置から供給され
る入力信号を所定の前記駆動能力で駆動する出力バッフ
ァ部と、前記半導体装置の駆動周波数に応じて前記能力
選択信号を生成する能力選択信号生成部とを備えた出力
バッファ能力制御回路において、 前記能力選択信号生成部は、前記出力バッファ部の出力
信号の周波数をモニタし、そのモニタ結果に応じて前記
能力選択信号を生成する構成としたことを特徴とする出
力バッファ能力制御回路。 - 【請求項２】 前記能力選択信号生成部は、前記出力バ
ッファ部の出力信号における最初の立ち上がりエッジ及
び立ち下がりエッジを検出し、その検出タイミングに応
じて前記能力選択信号を生成する構成としたことを特徴
とする請求項１記載の出力バッファ能力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279980A JPH06132807A (ja) | 1992-10-19 | 1992-10-19 | 出力バッファ能力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279980A JPH06132807A (ja) | 1992-10-19 | 1992-10-19 | 出力バッファ能力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132807A true JPH06132807A (ja) | 1994-05-13 |
Family
ID=17618633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279980A Withdrawn JPH06132807A (ja) | 1992-10-19 | 1992-10-19 | 出力バッファ能力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132807A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073245A (en) * | 1998-01-22 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Skewing-suppressive output buffer circuit |
| US6578156B1 (en) | 1999-01-08 | 2003-06-10 | Seiko Epson Corporation | Output buffer having a plurality of switching devices being turned on successively at shorter time intervals to achieve increasing drive capability using a predriver |
| JP2011066681A (ja) * | 2009-09-17 | 2011-03-31 | Nec Corp | 駆動電流の自動調整機能を備えた集積回路 |
| JP2012098837A (ja) * | 2010-10-29 | 2012-05-24 | Toshiba Corp | メモリシステム |
| JP2012227680A (ja) * | 2011-04-19 | 2012-11-15 | Fujitsu Semiconductor Ltd | スイッチング回路装置及びそれを有する電源装置 |
-
1992
- 1992-10-19 JP JP4279980A patent/JPH06132807A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073245A (en) * | 1998-01-22 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Skewing-suppressive output buffer circuit |
| US6578156B1 (en) | 1999-01-08 | 2003-06-10 | Seiko Epson Corporation | Output buffer having a plurality of switching devices being turned on successively at shorter time intervals to achieve increasing drive capability using a predriver |
| JP2011066681A (ja) * | 2009-09-17 | 2011-03-31 | Nec Corp | 駆動電流の自動調整機能を備えた集積回路 |
| JP2012098837A (ja) * | 2010-10-29 | 2012-05-24 | Toshiba Corp | メモリシステム |
| JP2012227680A (ja) * | 2011-04-19 | 2012-11-15 | Fujitsu Semiconductor Ltd | スイッチング回路装置及びそれを有する電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |