JP3142657B2 - 内部クロック・スキューの低減した半導体チップ回路 - Google Patents

内部クロック・スキューの低減した半導体チップ回路

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JP3142657B2
JP3142657B2 JP04237705A JP23770592A JP3142657B2 JP 3142657 B2 JP3142657 B2 JP 3142657B2 JP 04237705 A JP04237705 A JP 04237705A JP 23770592 A JP23770592 A JP 23770592A JP 3142657 B2 JP3142657 B2 JP 3142657B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チツプ回路に関
し、特に集積半導体チツプ回路のタイミング又はクロツ
ク回路について、内部クロツク発生回路によつてチツプ
に生ずるクロツク待ち時間を低減し又は除去するデイジ
タルクロツクタイミングネツトワークに適して好適なも
のであり、これによつてマルチチツプシステム内の半導
体チツプ間のクロツクスキユーを低減する。
【０００２】
【従来の技術】ほとんどすべての半導体マイクロプロセ
ツサ論理回路チツプは外部クロツク信号を受ける。この
外部クロツク信号はクロツク発生回路において波形整形
され、又は少なくとも論理ツリーにおいてバツフアされ
て当該チツプ上に分配される。これらのクロツク発生バ
ツフア回路は、外部クロツクとチツプ上に分配された内
部クロツクとの間に遅延を生じさせる。この遅延量を
「クロツク待ち時間」と呼ぶ。クロツク待ち時間はプロ
セスの変化、温度の変化及び電圧の変化に基づいて大き
く変化し得る。外部において発生された水晶発振回路
と、半導体チツプの内部回路要素との間の全遅延量は数
ナノセカンドの大きさである。
【０００３】
【発明が解決しようとする課題】クロツクパスは、実現
し得るシステムの全速度に対して影響を与えるような制
限的なパスのうちの１つである。このクロツクパスの遅
延量はゼロではなく、しかも製造の仕方、温度及び電源
電圧に関連した誤差を有する。クロツクパスがシステム
全体の性能を制限する場合、クロツクパスにおける遅延
誤差はシステム周期時間ごとに直接影響を与えることが
多い。特にＣＭＯＳ製造時に生ずる誤差は大きい。クロ
ツクパスは最善のケースと最悪のケースで３倍程度は変
化し得、例えば10〔ns〕のクロツクパスは５〔ns〕ない
し15〔ns〕まで変化し得る。従つて設計者はシステムの
クロツク速度を低下させても、クロツクの精度に配慮し
なければならない。このことがシステム全体の性能に影
響を与える。
【０００４】さらにクロツク待ち時間は所与のシステム
内における半導体チツプ間でかなり変化し得る。例えば
マルチチツプ半導体システムにおけるクロツク待ち時間
は最善のケースから最悪のケースで４〔ns〕ないし10
〔ns〕変化する。チツプのクロツク待ち時間の最悪のケ
ースと最善のケースとにおけるこの差は当該システムの
異なるモジユール間のクツロクスキユーを有する。また
クロツクスキユーはシステムの性能を制限するように動
作する。設計通りの製品を製造するためには、当該設計
が最終的な製品環境及び製造プロセスに関連した誤差を
克服するような結果を生ずることができなければならな
い。この設計がこれらの誤差範囲内の結果を得ることが
できない場合、製造された製品が動作するか否かを判別
するための検査をしなければならない。検査は生産高を
低下させるので最終製品のコストを増大させる。
【０００５】検査の代わりの方法は、システムに存在す
る温度の変化、電源電圧の変化及び製造の変化を設計時
の条件を満足するまで製品の性能基準を緩和することで
あり、これは望ましくない方法である。
【０００６】従つてオンチツプクロツクタイミング回路
は半導体チツプ及び半導体システムの性能を改善するの
に必要であり、特に内部クロツクの待ち時間を低減又は
除去し、かつマルチチツプシステムのチツプ間のクロツ
クスキユーを低減するのに望ましい。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明は、１つの態様においては、入力クロツク信号
（例えば、図１の外部クロツク）を１周期分遅延させた
チツプクロツク信号（例えば、図１、図７の内部クロツ
ク）を、所定の内部クロツク発生回路の出力端に発生さ
せる半導体チツプ回路（例えば、図１の１０）を提供す
る。このチツプ回路は、入力クロツク信号（例えば、図
１の外部クロツク）を受け取るように結合された入力端
及び直列に接続された複数の遅延段を含み、これらの複
数の遅延段の各々が入力クロツク信号が伝播したとき対
応する遅延信号を出力する遅延回路（例えば、図１及び
図２の遅延マクロ１２）を含む。更にチップ回路は、そ
れぞれ遅延信号の１つに応答し、入力クロツク信号の１
周期よりも短い持続期間を有するパルス信号を発生する
複数のパルス発生回路（例えば、図１、図２、図３のパ
ルス発生回路１４）と、内部クロツク発生回路の入力へ
タイミング信号を与える制御回路（例えば、図１のＬ２
ラツチ回路１９、論理マクロ２２、ラツチ回路制御ネツ
トワーク２４）とを含む。制御回路は、内部クロツク発
生回路の入力クロツク信号伝播遅延に実質的に等しい位
相オフセツトを有する前記パルス発生回路からのパルス
信号を識別する回路（例えば、パルス発生回路１４から
図８のラツチ回路制御ネツトワーク段へパルス信号Ｎ−
Ｘを供給する回路）と、識別回路に応答し、１クロツク
周期から入力クロツク信号伝播遅延にほぼ等しい時間を
差し引いた分だけ入力クロツク信号から遅延した信号を
タイミング信号として内部クロツク発生回路の入力へ与
える回路（例えば、図７のラツチ回路制御ネツトワーク
２４）とを含む。これにより、タイミング信号が内部ク
ロツク発生回路を伝播したとき、入力クロツク信号と同
相で少なくとも１クロツク周期だけ遅れているチツプク
ロツク信号出力が内部クロック発生回路の出力に発生さ
れる。
【０００８】半導体チツプ回路は、入力クロツク信号及
び前記パルス発生回路からのパルス信号に応答して入力
クロツク信号の周期を検出する比較回路（例えば、図
１、図４の比較Ｌ１ラツチ回路１６）を含む。
【０００９】本発明は、別の態様においては、入力クロ
ツク信号を受け取り、入力クロツク信号を、所定の信号
伝播遅延をもつ内部クロツク発生回路を伝播させて、入
力クロツク信号と同相で少なくとも１クロツク周期だけ
遅れているチツプクロツク信号を内部クロツク発生回路
の出力に発生させるデイジタルクロツクタイミングネツ
トワーク（例えば、図９のクロツク信号待ち時間除去ネ
ツトワーク７８）を提供する。タイミングネツトワーク
は、入力クロツク信号を受け取るように結合された入力
端、直列に接続された複数の遅延段及び内部クロツク発
生回路に結合された出力端を含み、前記複数の遅延段の
各々が入力クロツク信号が伝播したとき対応する遅延信
号を出力する可変遅延回路（例えば、図９の遅延マクロ
８２）を含む。更にタイミングネツトワークは、それぞ
れ前記遅延信号の１つに応答し、入力クロツク信号の１
周期よりも短い持続期間を有するパルス信号を発生する
複数のパルス発生回路（例えば、図９のパルス発生回路
８４）と、内部クロック発生回路の出力から発生される
チツプクロツク信号（例えば、図９のチツプクロツク）
を受け取る、内部クロツク発生回路の少なくとも一部の
回路部分の遅延を模擬する回路（例えば、図９のレシー
バ９４）を含むフイードバツク回路と、フイードバツク
回路及びパルス発生回路に応答し、フイードバツク回路
からの出力信号とパルス発生回路からのパルス信号との
比較に基づいて可変遅延回路へ遅延制御信号を与える制
御回路（例えば、図９の比較Ｌ１ラツチ回路８６、Ｌ２
ラツチ回路９０、バス９１）とを含む。
【００１０】本発明は、もう１つの態様においては、ク
ロツク信号レシーバ及びクロツク出力論理回路を含む内
部クロツク発生回路を入力クロツク信号が伝播したと
き、入力クロツク信号と同相で少なくとも１クロツク周
期だけ遅れているチツプクロツク信号をクロツク出力論
理回路の出力に発生する集積半導体チツプ回路（例え
ば、図１２）を提供する。このチツプ回路は、レシーバ
（例えば、図１２のレシーバ１４０）の出力端とクロツ
ク出力論理回路（例えば、図１２のクロツク出力論理回
路１４４）の入力端との間に接続され、選択信号の制御
の下に異なる遅延クロツク信号を選択的に出力する可変
遅延素子（例えば、図１２の可変遅延素子１４２）を含
む。更にチップ回路は、レシーバの出力及びクロツク出
力論理回路の出力に応答し、入力クロツク信号とチツプ
クロツク信号との間の位相差を表わす位相差信号を出力
する位相検出回路（例えば、図１２の位相検出回路１４
６）と、この位相差信号に応答し、入力クロツク信号と
同相で１クロツク周期だけ遅れているチツプクロツク信
号をクロツク出力論理回路の出力端に発生するように遅
延クロツク信号を選択する選択信号を可変遅延素子へ印
加するための制御回路（例えば、図１２のフイルタ回路
１４８）とを含む。
【００１１】要約すると、本発明は内部クロツク発生回
路によつてチツプに生じたクロツク待ち時間を低減又は
除去するデイジタルクロツクタイミングネツトワークを
含む。チツプにおけるクロツク待ち時間を低減すること
によつて、マルチチツプシステムの半導体チツプ間のク
ロツクスキユーも低減される。このクロツクタイミング
ネツトワークは、プロセス依存性がなく、完全にデイジ
タルで実施可能であり、アナログ構成要素又は外部構成
要素を必要としない。このクロツクタイミングネツトワ
ークは温度、電源電圧及び又は製造の公差の関数のよう
なクロツクパスにおける遅延変化を動的に補償する。ク
ロツクタイミングネツトワークは、ゲートアレイデイジ
タル論理回路で実施でき、特にＣＭＯＳ技術に有利であ
る。さらにクロツクタイミングネツトワークは、クロツ
ク分配ツリーの複数の点において実施可能であり、低コ
ストの技術を用いてシステムの性能を改善することがで
きる。
【００１２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１３】以下の図１〜図１５において同一の符号は
同一又は同様の構成要素を示す。
【００１４】図１において、１０は本発明によるクロツ
ク信号待ち時間除去ネツトワークの一実施例を示す。こ
の実施例においてはほぼ一定の周波数を有する外部クロ
ツクが遅延マクロ回路１２の入力端に与えられる。遅延
マクロ回路１２は複数の順次遅延信号を複数のライン１
３を介してパルス発生回路１４に出力する。各遅延信号
は各遅延段の遅延量だけ、前に出力された遅延信号から
遅延され、複数のパルス発生回路１４の１つ１つのパル
ス発生回路に与えられる。各パルス発生回路は受けた遅
延信号に応答してパルス信号を出力する。当該パルス信
号はライン１５を介して比較Ｌ１ラツチ回路１６の入力
端及びラツチ制御ネツトワーク２４の入力端に送出され
る。またパルス発生回路１４の第１のパルス発生回路１
１はライン１７からバツフア回路（例えば直列に接続さ
れた２つのインバータでなる）１８を介して比較Ｌ１ラ
ツチ回路１６に第１のパルス信号を出力する。さらに以
下に詳述するように遅延マクロ回路１２、パルス発生回
路１４及び比較Ｌ１ラツチ回路１６が関連動作すること
により、クロツク信号待ち時間除去ネツトワーク１０に
供給される外部クロツク信号入力の周波数（又は周期）
を連続的に決定する。
【００１５】比較Ｌ１ラツチ回路１６の情報は第２群の
ラツチ回路、すなわちＬ２ラツチ回路１９に周期ごとに
記憶される。Ｌ２ラツチ回路１９は受けた外部クロツク
の立ち上がりエツジ後の２〔ns〕又は３〔ns〕にセツト
される。例えばこのことはパルス発生回路１４の第３の
パルス発生回路１１″の第３のパルス信号出力を遅延回
路２３を介してＬ２ラツチ回路１９内のラツチ回路のク
ロツク入力端に与えることによつて達成し得る。以下に
述べるように、各Ｌ２ラツチ回路は遅延ラインに沿う方
向にＬ２ラツチ回路１９よりもＸステツプだけ前の位置
にあるパルス発生回路１４の出力をゲートする。
【００１６】さらにクロツク信号待ち時間除去ネツトワ
ーク１０はクロツク発生バツフア回路２６に直列に接続
された１／２分割出力ラツチ回路２０を含む。出力ラツ
チ回路２０はトリガされたときクロツク発生バツフア回
路２６の出力端に所望の内部クロツク信号を発生すると
共に、出力ラツチ回路２０は論理マクロ回路２２及びそ
の出力端に結合されたラツチ回路制御ネツトワーク２４
によつて発生された（ライン２１を介して受けた）制御
信号によつてクロツクされる。必要であれば、２つ又は
３つの隣接するＬ２ラツチ回路を用いてラツチ回路制御
ネツトワーク２４をゲートするようにしても良いが、残
りのＬ２ラツチ回路をデイスエーブルして、外部クロツ
クの周期が遅延ラインの遅延の半分以下になる場合に対
して保護する必要がある。各Ｌ２ラツチ回路はＮ−Ｘ番
目の遅延段をゲートして次のクロツクの発生を予測す
る。遅延ステツプ数Ｘは回路遅延のシミユレーシヨンに
よつて予め決められる。クロツク発生回路（及び関連す
るクロツク受信回路）の遅延量は、内部クロツク発生回
路の内部遅延量と同等の遅延段数Ｘだけ早いタイミング
で、クロツク発生回路をゲートすることによつて完全に
オフセツトさせることができる。１段分の基本的な遅延
量はクロック発生回路の内部遅延量に追従するので、多
数チツプ搭載型システムに含まれている低速チツプ及び
高速チツプの待ち時間の差は最小になる。論理マクロ回
路２２はＬ２ラツチ回路１９の第１番目のラツチ回路を
分離するように動作することにより、繰返したときのパ
ルス信号を識別する。この分離されたラツチ回路（Ｎ）
の信号は制御信号（Ｎ−Ｘ）によつて出力ラツチ回路２
０のクロツク入力端に転送される。
【００１７】クロツク信号待ち時間除去ネツトワーク１
０の主要な各回路構成要素について図２〜図８を参照し
て以下に説明する。
【００１８】図２は継続的に外部クロツク信号に応答す
る遅延マクロ回路１２及びパルス発生回路１４の一実施
例を示す。遅延マクロ回路１２は直列に接続された複数
の遅延段３０を含み、各遅延段３０は例えば２つのイン
バータ３２を含む。ここで他の遅延回路を用いても良
い。各遅延段３０の第１のインバータ３２の出力端はそ
の第２のインバータ３２の入力端に接続されている。こ
れらの遅延段３０は互いに関連動作することにより、各
遅延段３０から遅延信号を順次発生する。出力された各
遅延信号は遅延マクロ回路１２における対応する遅延量
だけ遅延された外部クロツク信号でなり、この遅延信号
が出力される結果になる。当該明細書においては、第１
の遅延段と共に、複数の遅延段のうち遅延段（Ｎ）、遅
延段（Ｎ−１）、遅延段（Ｎ−２）及び遅延段（Ｎ−
３）を示す。一般に各遅延段の遅延時間を低下させてこ
の遅延段に対応する次の回路（以下に述べる）と共に遅
延段３０の数を増加させれば、クロツク信号待ち時間除
去ネツトワーク１０のクロツク信号出力のタイミングの
分解能を改善できることになる。
【００１９】遅延ラインの各遅延段の遅延クロツク信号
は複数のパルス発生回路を含むパルス発生回路１４に入
力される。ここで、クロツク信号待ち時間除去ネツトワ
ーク１０の各遅延段ごとに１つのパルス発生回路を設け
るのが好ましい。図示の実施例の場合、各パルス発生回
路は２入力ＮＡＮＤゲート３４を含み、この２入力ＮＡ
ＮＤゲート３４は、対応する遅延段の入力端に結合され
た第１の入力端と、遅延マクロ回路１２の例えば１つの
遅延段３０及び次の遅延段３０の半分の遅延量、すなわ
ち１個半分の遅延段に結合された第２の入力端とを有す
る。２入力ＮＡＮＤゲート３４の入力端に生ずるクロツ
ク信号間の遅延量は２入力ＮＡＮＤゲート３４から出力
されるパルス信号幅を決定する。各ＮＡＮＤゲート３４
の出力はインバータ３６を通る。例えば図３は外部クロ
ツクの波形及びこれに応答してパルス発生回路１４から
出力されるパルスの一例を示す。これらのパルスは、第
０番目の遅延段（０）、第15番目の遅延段（15）、第30
番目の遅延段（30）、第45番目の遅延段（45）及び第60
番目の遅延段（60）に対応するパルス信号である（この
図では外部クロツクは第60番目の遅延段（60）において
繰り返している）。図４に示すようにＮＡＮＤゲート３
４及びインバータ３６の出力信号はそれぞれ後段の比較
Ｌ１ラツチ回路１６に与えられる。
【００２０】比較Ｌ１ラツチ回路１６の比較Ｌ１ラツチ
回路段間の接続を図４に詳細に示す。図示のように比較
Ｌ１ラツチ回路１６は複数の比較Ｌ１ラツチ回路段を含
み、図４には第（Ｎ−３）番目の比較Ｌ１ラツチ回路段
（Ｎ−３）から第Ｎ番目の比較Ｌ１ラツチ回路段（Ｎ）
までを示す。実際には比較Ｌ１ラツチ回路段４０の数は
パルス発生回路１４の段数以下でもよい（遅延マクロ回
路１２の遅延段の数と等しいのが好ましい）。これは、
比較Ｌ１ラツチ回路１６が、遅延マクロ回路１２への外
部クロツク信号の周期が変化してもその全ての周期に対
応するパルス信号を識別する機能をもつ必要があるから
である。例えば遅延マクロ回路１２の遅延段が66個、パ
ルス発生回路１４のパルス発生回路段が66個ある場合、
一般に外部クロツク信号は最初のある数の遅延段以内
（例えば最初の10個の遅延段の範囲）では反復しないと
考えられるので、用いるべき比較Ｌ１ラツチ回路１６の
段数を66個以下にしてもよい。クロツク信号待ち時間除
去ネツトワーク１０は特定のクロツク信号の周波数又は
クロツク信号の特定のレンジの周波数を配慮するように
構成される。例えば外部クロツク信号が66段の段数をも
つネツトワークの44番目の遅延段において反復を示す場
合と比較して、10番目の遅延段又はそれ以下の遅延段に
おいて反復する場合にはネツトワークの切換え精度は明
らかに低下する。従つて後述するように信号の一致につ
いての検査は、遅延段１１から開始される（これは最初
の比較Ｌ１ラツチ回路ステージ４０を含む）と考えられ
る。
【００２１】図示の実施例において、Ｎ番目の比較Ｌ１
ラツチ回路段４０は、３つの入力端、すなわち対応する
パルス発生回路段のパルス信号出力を受けるＡ入力端
（図５と共に以下に述べる比較Ｌ１ラツチ回路段４０は
この信号をそれぞれのＮＡＮＤゲート３４の出力端から
直接受ける）と、第１番目のパルス発生回路段１１（図
２）のパルス信号（１）出力を受ける入力端Ｂと、パル
ス信号（Ｎ−３）を受けるリセツト入力端である入力端
Ｃとを有する。第１番目のパルス発生回路段１１（図
４）のＮＡＮＤゲート３４のパルス信号は、２段インバ
ータバツフア回路３７を通つた後、各比較Ｌ１ラツチ回
路段４０の入力端Ｂに与えられる。
【００２２】図５は比較Ｌ１ラツチ回路段４０の好適な
実施例を示す。比較Ｌ１ラツチ回路段４０は対角線が描
かれている長方形で示されたＰチヤネル電界効果トラン
ジスタ（ＰＦＥＴ）と、これに隣接して配列された制御
素子すなわちゲート電極並びに対角線のない長方形で示
されたＮチヤネル電界効果トランジスタ（ＮＦＥＴ）
と、これに隣接して配列された制御素子すなわちゲート
電極をもつ相補型金属酸化物半導体（ＣＭＯＳ）を含
む。
【００２３】この比較Ｌ１ラツチ回路段４０はダイナミ
ツクラツチ回路を含み、例えば１〔ＭＨｚ〕又はそれ以
上の周波数に最適である。第１のＰＦＥＴ Ｔ1 のソー
ス「Ｓ」は電源電圧ＶDDに接続され、そのドレイン
「Ｄ」は第２のＰＦＥＴ Ｔ2 のソース「Ｓ」に接続さ
れている。ＰＦＥＴ Ｔ1 はパルス発生回路段１１から
出力され、比較Ｌ１ラツチ回路段４０の入力端Ｂに与え
られた第１のパルス信号によつてゲート「Ｇ」をゲート
される。またこの第１のパルス信号は例えばライン４１
を介して当該比較Ｌ１ラツチ回路段４０を通過して、複
数の比較ラツチ回路段のうちの次に隣接した比較ラツチ
回路段４０（図４参照）に向かう。ＰＦＥＴＴ2 のドレ
イン「Ｄ」はコンデンサＣ1 の第１の端子に接続され、
その第２の端子は接地に接続される。ＰＦＥＴ Ｔ2 は
パルス発生回路の対応する遅延段からの入力端Ａに与え
られたパルス信号出力によつてゲート「Ｇ」をゲートさ
れる。かくして入力端Ａ及び入力端Ｂに与えられたパル
ス信号がＰＦＥＴ Ｔ1 及びＴ2 を同時に作動状態にし
たとき、コンデンサＣ1 を充電するようになされてい
る。この動作は、外部クロツク信号が反復する時（例え
ば図３の遅延段（０）と遅延段（60）とにおけるパルス
信号を比較）だけに生ずる。クロツク信号が反復する
と、パルス信号Ａ及びパルス信号Ｂ間の遅延段数が外部
クロツク信号の周期（又は周波数）を表わす。入力端Ａ
及び入力端Ｂにおける２つのパルス信号がオーバーラツ
プしないと（反復する時点にならないと）、コンデンサ
Ｃ1 は充電されないままの状態になる。
【００２４】初期時、このネツトワークを通過した後、
少なくとも１つの比較Ｌ１ラツチ回路段がセツトされな
ければならない。すなわち外部クロツク信号が反復され
たことを示すものとしてコンデンサＣ1 が充電されなけ
ればならない。このネツトワークを介して次のクロツク
周期が到来する前にセツトラツチ回路がリセツトされな
ければならない。特に入力端Ａにおいて次の対応するパ
ルス信号を考慮する前にコンデンサＣ1 は放電されなけ
ればならない。リセツトは比較Ｌ１ラツチ回路段４０に
おいてコンデンサＣ1 と並列に結合されたＮＦＥＴ Ｔ
3 によつてなされる。ＮＦＥＴ Ｔ3 のドレイン「Ｄ」
はコンデンサＣ1 の第１の端子に接続され、そのソース
「Ｓ」は接地に接続される。図示の実施例において（Ｎ
−３）パルス発生回路段のパルス信号はＮ番目の比較ラ
ツチ回路段に送出され、特に比較ラツチ回路段４０の入
力端Ｃを介してＮＦＥＴ Ｔ3 のゲート「Ｇ」に送出さ
れる。「Ｈ」レベルの時、このパルス信号はコンデンサ
を放電するように動作することにより、比較Ｌ１ラツチ
回路段４０が入力端Ａに与えられたその次の対応するパ
ルス信号（すなわちパルス発生回路段Ｎからの）を考慮
する前にクリアされる。
【００２５】注意すべきはＮ番目の比較Ｌ１ラツチ回路
段をクリアするために（Ｎ−３）番目のパルス信号（す
なわち入力端Ｃに与えられた信号）を用いることは任意
であるということである。異なるパルス信号がパルス発
生回路段Ｎからかなり離れて発生しない限りこの異なる
パルス信号が選択されて同じように良好に機能し得、そ
の結果入力クロツク周期が変化しても（例えばＮ＋１、
Ｎ−１）、すなわち一致が当該ネツトワークの遅延段Ｎ
に予め置かれたと仮定した場合、当該異なるパルス信号
は新しい一致段の選択には干渉しない。コンデンサＣ1
の両端の電圧はＬ２ラツチ回路１９（図４）の対応する
Ｌ２ラツチ回路段への出力として比較Ｌ１ラツチ回路段
４０に与えられる。外部クロツク信号の周波数に依存す
る場合、当業者は図５のダイナミツクラツチ回路をスタ
テイツク回路と置き換えることが望ましいことを理解で
きる。
【００２６】図４において各比較Ｌ１ラツチ回路段の出
力は対応するＬ２ラツチ回路段の入力端Ｄに与えられ
る。各比較Ｌ１ラツチ回路段４０ごとに１つのＬ２ラツ
チ回路を設けることが望ましい。また各Ｌ２ラツチ回路
段４４の入力端Ｅは第３のパルス発生回路１１″のパル
ス信号出力（２段インバータ３９において、２回反転さ
れる）を受け、その入力端Ｆは第３のパルス発生回路１
１″のパルス信号出力（１回反転される）を受ける。各
Ｌ２ラツチ回路段４４の出力は以下に述べるように論理
マクロ回路２２のゼロ検出回路（ＺＤ）の１つに転送さ
れる。
【００２７】Ｌ２ラツチ回路段４４の好適な実施例を図
６に示す。入力端Ｄに与えられた対応するＬ１ラツチ回
路段の信号はＰＦＥＴ Ｔ4 及びＮＦＥＴ Ｔ5 を同時
にゲートするために用いられ、そのドレイン「Ｄ」は一
緒に結合されている。ＰＦＥＴ Ｔ4 及びＮＦＥＴ Ｔ
5 のドレイン「Ｄ」はコンデンサ「Ｃ2 」の第１の端子
に接続され、その第２の端子は接地に接続されている。
ＰＦＥＴ Ｔ4 のソース「Ｓ」は第２のＰＦＥＴ Ｔ6
のドレイン「Ｄ」に結合され、ＰＦＥＴ Ｔ6のソース
「Ｓ」は電源電圧ＶDDに接続されている。ＰＦＥＴ Ｔ
6 のゲート「Ｇ」はＬ２ラツチ回路段４４の入力端Ｆに
与えられたパルス信号によつて駆動される。かくして、
入力端Ｄ及びＦに与えられたパルス信号がそれぞれＰＦ
ＥＴ Ｔ4 及びＰＦＥＴ Ｔ6 を同時に作動状態にした
とき、コンデンサＣ2 を充電する状態になる。
【００２８】動作時、外部クロツク信号が当該ネツトワ
ークを介して通過した後、少なくとも１つのＬ１ラツチ
回路段４０がセツトされる。すなわち外部クロツク信号
が反復したことを示すものとしてコンデンサＣ1 （図
４）が充電される。次の外部クロツク周期の開始時、Ｌ
２ラツチ回路１９の入力端Ｅ及び入力端Ｆがそれぞれ同
時にイネーブルされる。Ｌ１ラツチ回路段におけるセツ
ト信号及びイネーブルされた入力端Ｅ及びＦを用いて、
その対応するＬ２ラツチ回路段４４はコンデンサＣ2 を
放電させる。これはトランジスタＰＦＥＴ Ｔ4 及びＰ
ＦＥＴ Ｔ6 における「Ｈ」レベル信号が当該トランジ
スタＰＦＥＴ Ｔ4 及びＰＦＥＴ Ｔ6 をデイスイネー
ブルすると共に、トランジスタＮＦＥＴ Ｔ5 及びＮＦ
ＥＴ Ｔ7における「Ｈ」レベル信号が当該トランジス
タＮＦＥＴ Ｔ5 及びＮＦＥＴ Ｔ7 を作動状態にし、
これによつてコンデンサＣ2 を短絡させて接地する。か
くしてＬ１ラツチ回路段におけるセツト状態がその対応
するＬ２ラツチ回路段においてリセツトされる。同様に
Ｌ１ラツチ回路段における非セツト状態がその対応する
Ｌ２ラツチ回路段においてセツトされる。本質的にＬ２
ラツチ回路はその対応するＬ１ラツチ回路段によつて保
持される信号の反転信号を記憶する。
【００２９】次に図７において、論理マクロ回路２２
は、すべてのＬ２ラツチ回路段４４の出力（すなわち図
４の「ＺＤ」ライン）を観察し、セツトされた第１の比
較ラツチ回路段だけをラツチ回路制御ネツトワーク２４
にゲートする。例えば遅延マクロが66個の遅延段を含
み、遅延段への外部クロツク信号入力が第20番目の遅延
段の後に反復する場合、Ｌ２ラツチ回路段（20）、（4
0）及び（60）がセツトされる。論理マクロ回路２２は
Ｌ２ラツチ回路段（20）だけがその出力端、すなわちラ
ツチ回路制御ネツトワーク２４にゲートされるように構
成される。論理マクロ回路２２への入力端における各ゼ
ロ検出「ＺＤ」回路５０は例えば対応するＬ２ラツチ回
路段（図４及び図６）から８つの出力信号（すなわち各
Ｌ２ラツチ回路段４４の出力端におけるコンデンサ「Ｃ
2 」の両端の値）を受けるように構成される。好適な実
施例においては各Ｌ２ラツチ回路段の出力はゼロ検出Ｚ
Ｄ回路５０の入力端に与えられる前に反転されると仮定
する（図示せず）。
【００３０】上述のように遅延ラインの遅延期間は外部
クロツク信号が最初のある数の遅延段以内、例えば最初
の１０段以内で反復しないように好適に選択される。従
つてこれらの遅延段に対応する比較Ｌ１ラツチ回路及び
Ｌ２ラツチ回路は省略され得、ゼロ出力検出（又はさら
に正確には非ゼロ出力検出）が図７に示すように遅延段
１１から開始される。ゼロ検出ＺＤ回路５０の出力信号
はそれぞれ反転され、この受けて反転されたＬ２ラツチ
回路段の信号の一つが論理「１」レベルになるときはい
つでもゼロ検出ＺＤ回路５０の出力端に論理「１」レベ
ルが生じ、上述のようにこれが外部クロツク信号の反復
を意味する。
【００３１】Ｌ２ラツチ回路段１１〜１８の信号を受け
るゼロ検出「ＺＤ」回路５０の出力はラツチ回路制御ネ
ツトワーク２４（破線で示す）、特にＬ２ラツチ回路段
１１〜１８のために特別に構成された第１のラツチ回路
制御ネツトワーク段２５に直接与えられる（８つのＬ２
ラツチ回路段内では信号の一致が生じないと仮定してい
る。これは遅延段間の適正な遅延を選択することにより
確実にすることができる）。またＬ２ラツチ回路段１１
〜１８の信号を受けるゼロ検出ＺＤ回路５０の出力は複
数のＮＯＲ回路５２、５４、５６、５８、６０及び６２
に結合されている。ＮＯＲ回路５２、５４、５６、５
８、６０及び６２の出力はそれぞれ対応するラツチ回路
制御ネツトワーク２４のラツチ回路制御ネツトワーク段
２５（１９〜２６、２７〜３４、３５〜４２、４３〜５
０、５１〜５８及び５９〜６６）に接続される（以下に
述べるようにリセツト用の各ラツチ回路制御ネツトワー
ク段２５は８つのＬ２ラツチ回路段を任意に受けて処理
する。これにより２出力ラツチ回路２０のトリガ入力端
における容量負荷が低減される）。
【００３２】他の動作例として、第２のゼロ検出ＺＤ回
路５０はＬ２ラツチ回路段１９〜２６の信号を受け、そ
の入力がなにもラツチされない場合には論理「０」レベ
ルの出力を再度転送する。この論理「０」レベルの出力
はインバータ５１を通過した後、対応するＮＯＲゲート
すなわちＮＯＲゲート５２の入力端に与えられる。かく
してＮＯＲゲート５２の１つの入力は論理「１」レベル
であるので、ＮＯＲゲート５２の出力は論理「０」レベ
ルの出力であり、Ｌ２ラツチ回路段１９〜２６に対する
ラツチ回路制御ネツトワーク２４はデイスイネーブル状
態のままになる。これに対してＬ２ラツチ回路段１９〜
２６内のラツチ回路がセツトされると、対応するゼロ検
出ＺＤ回路５０の出力は論理「１」レベルの出力とな
る。この論理「１」レベルの出力は反転されて論理
「０」レベルがＮＯＲゲート５２の双方の入力端に現
れ、その結果ＮＯＲゲート５２の出力は論理「１」レベ
ルの出力となる。また、このことはＬ２ラツチ回路段１
１〜１８にはラツチ回路が全くセツトされていなかつた
と考えられるということである（第１のゼロ検出ＺＤ回
路５０の論理「１」レベルの出力はＮＯＲゲート５２、
５４、５６、５８、６０及び６２をデイスイネーブル状
態にする）。またＬ２ラツチ回路段１９〜２６に対する
ゼロ検出ＺＤ回路５０の出力はＮＯＲゲート５６、５
８、６０及び６２に入力される。ＮＯＲゲート５６、５
８、６０及び６２は、これらのゲートが複数のＬ２ラツ
チ回路段１９〜２６のうちの少なくとも１つのＬ２ラツ
チ回路段を受けてからこのゼロ検出ＺＤ回路５０の出力
を受ける。かくしてＬ２ラツチ回路段１９〜２６に対す
るゼロ検出ＺＤ回路５０の論理「１」レベルの出力はＮ
ＯＲゲート５６、５８、６０及び６２の動作を介して、
複数のラツチ回路のうちの次にセツトされるいかなるラ
ツチ回路をもデイスイネーブル状態にする。
【００３３】かくして上述の論理回路はセツトされた第
１のラツチ回路を分離するように動作することにより、
入力された外部クロツク信号の反復を指示する。また当
業者は残りのゼロ検出ＺＤ回路５０及びこれらと結合し
たＮＯＲゲートにも同一の回路及び処理概念が用いられ
ることを理解できる。
【００３４】ラツチ回路制御ネツトワーク段２５はそれ
ぞれほぼ同一の構成を有し、従つてただ１つの第１のラ
ツチ回路制御ネツトワーク段２５だけを以下に詳述す
る。特にＬ２ラツチ回路段１１〜１８に対するラツチ回
路制御ネツトワーク２４の一実施例を図８に示す。図示
のように第１のＮＦＥＴ Ｔ12はＬ２ラツチ回路段１１
〜１８に対する第１のゼロ検出ＺＤ回路５０（図７）の
出力によつてゲート「Ｇ」をゲートされる。ＮＦＥＴ
Ｔ12のドレイン「Ｄ」は出力ラツチ回路２０の入力端に
接続され、そのソース「Ｓ」は並列に接続されたＮＦＥ
Ｔ対に含まれた８つの第１のＮＦＥＴのドレイン「Ｄ」
に結合されている。第１の並列ＮＦＥＴ対の各ソース
「Ｓ」は第２のＮＦＥＴ対のドレイン「Ｄ」に結合され
ている。第２の並列ＮＦＥＴ対の各ソース「Ｓ」は接地
に結合されている。各ＮＦＥＴ対の第２のＮＦＥＴはそ
のゲート「Ｇ」にラツチ回路出力の１つの出力をＬ２ラ
ツチ回路段１１〜１８のうちの１つから受ける。各ＮＦ
ＥＴ対の第１のＮＦＥＴはそのゲート「Ｇ」において各
対の第２のＮＦＥＴに与えられたラツチ回路出力を有す
る遅延段とプリセツト関係にあるパルス発生回路段（図
１参照）のパルス信号を受ける。例えば第２のＮＦＥＴ
をゲートする遅延段がＮである場合、第１のＮＦＥＴは
遅延段Ｎ−Ｘを受けるように結合され、この場合Ｎは遅
延段１１〜１８の１つと等しく、Ｘは予め選択された定
数（この場合Ｘ＝５）と等しい。
【００３５】かくして第１のＮＦＥＴ対の第１のＮＦＥ
Ｔは遅延段６（すなわちＮ−Ｘ（11−５＝６））のパル
ス信号によつて駆動される。このように各Ｌ２ラツチ回
路段はパルス発生回路からの遅延段Ｎ−Ｘをゲートす
る。例えばパルス番号Ｎが入力パルスと一致する場合、
当該入力パルスの周期は基本的な遅延段の遅延量のＮ倍
である。ラツチ回路がパルスＮによつてセツトされる
と、このラツチ回路は次にパルスＮ−Ｘが発生されると
きパルス番号Ｎ−Ｘをゲートして出力ラツチ回路をセツ
トする。クロツク待ち時間についての補償Ｘは全パルス
発生回路の回路シミユレーシヨンによつて、例えばＳＰ
ＩＣＥのような利用できるシミユレーシヨンプログラム
を用いることによつて当業者により特別に予め決定され
得る。パルス発生回路の全遅延が遅延発生回路の基本遅
延によつて分割されてパルス発生回路を予めゲートする
のに必要なステツプ数Ｘを与えることにより、待ち時間
をなくす。
【００３６】同様に遅延段１２のＬ２ラツチ回路出力は
遅延段７のパルス信号と結合され、遅延段１３のラツチ
回路出力は遅延段８のパルス信号と結合され、遅延段１
４のラツチ回路出力は遅延段９のパルス信号と結合さ
れ、遅延段１５のラツチ回路出力は遅延段１０のパルス
信号と結合され、遅延段１６のラツチ回路出力は遅延段
１１のパルス信号と結合され、遅延段１７のラツチ回路
出力は遅延段１２のパルス信号と結合され、遅延段１８
のラツチ回路出力は遅延段１３のパルス信号と結合され
る。ラツチ回路制御ネツトワーク２４の各残りのラツチ
回路制御ネツトワーク段２５は同様に構成される。しか
しながら当業者はラツチ回路制御ネツトワーク２４の機
能を達成するために種々の構成を用いてもよいことを理
解する。例えば出力ラツチ回路２０の入力端における容
量負荷を低減する必要がある場合には異なる番号の遅延
段をグループ化できる。
【００３７】上述のようにラツチ回路制御ネツトワーク
２４は出力ラツチ回路２０をセツトする。このラツチ回
路制御ネツトワーク２４の周囲の制御論理回路はチエー
ン内の反復パルスの位置次第でラツチ回路の１グループ
だけをイネーブル状態にする。例えば入力周期が基本遅
延段の遅延量のＮ倍である場合、ラツチ回路は遅延段Ｎ
においてセツトされ、このラツチ回路は、例えば、次に
パルスＮ−Ｘが発生されるとき遅延段Ｎ−Ｘから出力ラ
ツチ回路にパルス信号をゲートする。また遅延段Ｎに対
するラツチ回路は遅延段（Ｎ−３）のパルスによつて周
期ごとにリセツトされることにより、入力クロツクのサ
ンプリングを継続的に確実に得られる。入力周波数を決
定するには２周期必要となるので、初期時の第１のＴon
時間は周期の２倍となる。
【００３８】図７において入力周波数が予想した周波数
より低い場合又はインバータの遅延が予想よりも速い場
合、信号の一致は得られない。この場合出力ラツチ回路
は外部クロツク信号によりゲートされる。このことはグ
ループ化された各制御論理段（すなわち第１のゼロ検出
ＺＤ回路５０並びにＮＯＲゲート５２、５４、５６、５
８、６０及び６２）からゼロ検出ＺＤ回路７０の入力端
に出力を送出することによつて達成される。ゼロ検出Ｚ
Ｄ回路５０の反転機能をもたないゼロ検出ＺＤ回路７０
はその入力のすべてが論理「０」レベルであるときはい
つでも論理「１」レベルの信号を出力する。すなわちラ
ツチ回路制御ネツトワーク段２５はいずれもイネーブル
されないことを意味する。
【００３９】ゼロ検出ＺＤ回路７０の出力は直列に接続
された２つのＮＦＥＴ Ｔ10及びＮＦＥＴ Ｔ11の第１
のＮＦＥＴ Ｔ10のゲート「Ｇ」に与えられる。ＮＦＥ
ＴＴ10のソース「Ｓ」は接地に接続され、そのドレイン
「Ｄ」はＮＦＥＴ Ｔ11のソース「Ｓ」に接続されてい
る。ＮＦＥＴ Ｔ11は外部クロツク信号をゲート「Ｇ」
において受け、そのドレイン「Ｄ」は出力ラツチ回路２
０の入力端に結合されている。かくして入力信号の反復
が全く生じないと、ゼロ検出ＺＤ回路７０はＮＦＥＴ
Ｔ10を作動状態にさせると共に、次の外部クロツク信号
の立上がりエツジが出力ラツチ回路２０をクロツクす
る。またネツトワーク１０を介した遅延は入力される外
部クロツク信号の予想された周波数に基づいて選択され
る。
【００４０】本発明の他の実施例のクロツク信号待ち時
間除去ネツトワーク７８を図９及び図１０に示す。第１
の実施例のように、この実施例の目的はチツプ間の外部
クロツクスキユーを除去し、かつチツプにおけるクロツ
ク待ち時間をその実際の遅延よりかなり小さなものに低
減することである。これらの目的は自己補償を実施する
ことにより、この実施例において達成される。クロツク
信号待ち時間除去ネツトワーク７８はレシーバ及びクロ
ツク発生回路又はバツフア回路のオンチツプ遅延量を検
出する。その後遅延ラインを介して入力クロツクは１周
期からクロツクレシーバ及びクロツク発生バツフア回路
の内部遅延量を引いた分だけ遅延される。当該システム
が最初にターンオンしてシステムクロツクと同期化する
とき、この回路は幾つかの周期を必要とする。リセツト
又は同値制御入力の後、位相差がユーザに送られる。ま
たすべての回路はいかなる外部構成要素も必要としない
デイジタル回路である。
【００４１】図９において外部クロツク信号はレシーバ
８０の入力端に与えられて遅延マクロ回路８２の入力端
に送られる。また外部クロツク信号はさらに以下に述べ
るようにライン８１を介して遅延マクロ回路８２の個々
の遅延ステージに直接送られる。遅延マクロ回路８２は
複数の順次遅延信号をパルス発生回路８４に出力する。
前に出力された遅延信号から遅延段間の遅延だけ遅延さ
れた各遅延信号は複数のパルス発生回路段の１つ１つの
パルス発生回路段に与えられる。各パルス発生回路段は
受けた遅延信号に応答してパルス信号を出力する。パル
ス信号は比較Ｌ１ラツチ回路８６の入力端に与えられ、
遅延マクロ回路８２及びパルス発生回路８４と関連動作
することにより、レシーバ８０への外部クロツク信号入
力の周波数（又は周期）を連続的に決定する。
【００４２】比較Ｌ１ラツチ回路８６はパルス発生回路
８４の各パルスを遅延マクロ回路８２の出力端に結合さ
れたクロツク発生バツフア回路９２の出力端から発生さ
れたパルスとそれぞれ比較する。チツプクロツクを含む
クロツク発生バツフア回路９２の出力はレシーバ９４に
帰還され、このレシーバ９４はレシーバ８０内の遅延を
模擬するように動作する。予め選択された遅延回路９６
はレシーバ９４の出力端とパルス発生回路９８の入力端
との間に結合されている。パルス発生回路９８は比較Ｌ
１ラツチ回路８６に基準パルスを出力する。比較Ｌ１ラ
ツチ回路８６によつて一致が見いだされると、対応する
Ｌ１ラツチ回路がセツトされて上述したラツチ回路の動
作と同様の手法によりＬ２ラツチ回路９０に転送され
る。Ｌ２ラツチ回路９０はバス９１を介して遅延マクロ
回路８２に制御信号を出力し、この制御信号は以下に図
１０を参照して述べるように遅延マクロ回路８２の外部
クロツク挿入点を選択するように動作する。図示しない
がＬ２ラツチ回路９０は２入力ＮＡＮＤゲートの信号出
力によつてゲートされ得る。ＮＡＮＤゲートの第１の入
力端は２Ｄラツチ回路による分割の出力に対して補正さ
れ、この２Ｄラツチ回路は外部クロツク信号によつて駆
動され、かつＮＡＮＤゲートの第２の入力端は最後の遅
延マクロ回路の遅延ステージに対応するパルス発生回路
のパルス信号出力を受けるように結合される。
【００４３】当該システムが初期化されるとき、外部ク
ロツクは遅延マクロ回路８２の開始点に与えられる。当
該クロツクは遅延マクロに沿つて伝播するとき狭いパル
スがパルス発生回路によつて発生される。各パルス発生
回路の出力端におけるパルスの存在は遅延ラインにおけ
るクロツクの位置を示している。プロセスに誤差がある
ため、クロツク信号はそれが遅延マクロ回路８２の最後
の遅延段、従つてクロツク発生バツフア回路９２に到達
する前に３周期まで要求することができる。２、３〔ns
ec〕後に当該チツプクロツクはセツトされる。このチツ
プクロツクはチツプ及びクロツク入力端におけるクロツ
クレシーバと同様のレシーバに与えられる。内部クロツ
クネツトワークのレシーバはその回路の遅延量を識別す
るために用いられ、これにより待ち時間を補償しかつ除
去することができる。レシーバ９４の出力はシヨート遅
延マクロ回路９６に与えられ、このシヨート遅延マクロ
回路９６から基準パルスが発生されてパルス発生回路の
すべての前の出力と比較される。一致が幾つか生じうる
ので幾つかのラツチ回路がセツトされうる。遅延マクロ
回路８２の最後の遅延段に最も近い一致ラツチ回路が選
択されて遅延マクロ回路８２に挿入されるべき外部クロ
ツクを識別する。Ｌ２ラツチ回路９０から遅延マクロ回
路８２への制御ライン９１への帰還についてはさらに以
下で述べる。
【００４４】挿入点から遅延マクロ回路８２の最後の遅
延段までの遅延量と、クロツク発生回路９２、レシーバ
９４及び小遅延ライン９６を介しての遅延量とを加算し
た遅延量は１クロツク周期と等しい。動作点が決定され
ると、当該システムは１周期の遅延量に対応する遅延ラ
イン上の位置について周期ごとに継続的にサンプリング
する。小遅延ラインを補償するために各ラツチ回路は遅
延マクロ回路８２において制御信号をＹ遅延段（Ｙは小
遅延ライン内の遅延段数である）だけ早くゲートする。
Ｙビツトのオフセツトは当該システムが温度又は電圧変
化のために生ずる遅延量のシフトが一段と速いのか又は
一段と遅いのかを追跡するのに必要である。精度の限界
は遅延マロク回路８２内の遅延段の最悪のケースの遅延
によつて決定される。遅延段の最小数は基本遅延段の最
善のケースの遅延によつて分割された動作の周波数によ
つて決定される。最悪のケースの待ち時間及びクロツク
スキユーは基本遅延段の最悪のケースの遅延量と等し
い。
【００４５】図１０に示す実施例において、遅延マクロ
回路８２は２入力ＮＡＮＤゲートのチエーンを含む。当
該チエーンの各遅延段はそれぞれ並列に接続されたＮＡ
ＮＤゲートへの制御信号入力がなければ同一である。従
つてただ１つの遅延段１００の構成を詳細に説明する。
遅延段１００はそれぞれ並列に接続された第１及び第２
のＮＡＮＤゲート１０２及び１０４を含む。ＮＡＮＤゲ
ート１０２の第１の入力端は前段の遅延段の出力端及び
対応するパルス発生回路段１１０の入力端に接続される
と共に、ＮＡＮＤゲート１０２の第２の入力端はＬ２ラ
ツチ回路９０（図９）の反転された（インバータ１０３
を介して）制御信号ＣＮを受ける。第２のＮＡＮＤゲー
ト１０４はＬ２ラツチ回路９０（図９）の対応する制御
信号ＣＮを第１の入力端において受け、その第２の入力
端においてライン８１を介する外部クロツク信号を受け
る。ＮＡＮＤゲート１０２及び１０４の出力端はそれぞ
れ他のＮＡＮＤゲート１０６に結合される。ＮＡＮＤゲ
ート１０６の出力は遅延ステージ１００の出力を含む。
【００４６】動作時、制御信号ＣＮが与えられると、反
転された制御信号ＣＮが遅延チエーンをオープンし、遅
延ラインの前の処理段が遅延マクロ回路から実効的に除
去されて外部クロツク入力がこのステージにおいてＮＡ
ＮＤゲート１０４を介してマクロ回路に挿入される。こ
の手法においてクロツク信号待ち時間除去ネツトワーク
７８は動作時自己補償してチツプクロツクと入力された
外部クロツクとの間に所望の１周期のオフセツトを得
る。また図１０において注意すべきはパルス発生回路ス
テージは前の実施例の構成とは異なつていることであ
る。この場合各パルス発生回路段のパルス出力の幅は幾
つか直列に接続されたインバータ１１１の固有の遅延量
によつて定義される。
【００４７】図１１は図９及び図１０のクロツク信号待
ち時間除去ネツトワーク７８の変形例である。この変形
例の目的は必要とするハードウエアの合計数を低減する
ことである。この実施例においては複数の補遅延マクロ
回路１２０（すなわち補遅延マクロ回路１、補遅延マク
ロ回路２、補遅延マクロ回路３及び補遅延マクロ回路
４）が付加され、この補遅延マクロ回路のすべて同じ長
さであり、その遅延量は比較Ｌ１及びＬ２ラツチ回路１
２２を駆動する主遅延マクロ回路８３よりも短い。（ま
た、主遅延マクロ回路８３は前の実施例の遅延マクロ回
路より遅延量が短い）。１つ又は２つ以上の補遅延マク
ロ回路がクロツク発生バツフア回路９２の出力端におい
て所望のチツプクロツク信号を得るのに必要なとき遅延
マクロ回路８３と直列に挿入され得る。パルス発生回路
段の数は選択された遅延ラインの遅延量により変化す
る。カウンタ１２６によつて制御されるセレクタ１２４
は遅延マクロ回路８３に直列に接続されるべき補遅延マ
クロ回路の数を選択する。
【００４８】各比較Ｌ１及びＬ２ラツチ回路１２２の出
力は３つの異なるグループのゼロ検出回路、すなわちＺ
Ｄ１、ＺＤ２及びＺＤ３を含む論理マクロ回路に与えら
れる。ゼロ検出回路グループＺＤ１及びＺＤ３は好適に
はゼロ検出回路グループＺＤ２（例えば２４）と比較し
てラツチ出力段を受ける数が小さい（例えば４）。この
ネツトワークのグループ化の目的は信号の反復をゼロ検
出回路グループＺＤ１又はＺＤ３のいずれかと対照した
ものとしてのゼロ検出回路グループＺＤ２において識別
することである。このことは選択された遅延ライン（す
なわち遅延マクロ回路８３と補遅延マクロ回路１２０と
を加える）内の次の外部クロツク信号の位置を保証する
ことである。ゼロ検出回路の出力端はカウンタ論理回路
１３０に結合され、このカウンタ論理回路１３０はゼロ
検出回路の状態次第で「Ｈ」レベル及び「Ｌ」レベルの
信号を出力する。カウンタ論理回路１３０の出力はカウ
ンタ１２６に進む。また図示しないが比較Ｌ１及びＬ２
ラツチ回路１２２並びにカウンタ１２６は、図９のＬ２
ラツチ回路９０のゲート動作と関連して上述したのと同
様の回路を介して得られた信号によつてゲートされ得
る。この回路の実施例の動作を以下に述べる。
【００４９】まずカウンタ１２６がゼロにセツトされる
と共に、第１の外部クロツクパルスが遅延マクロ回路８
３を介して進み、補遅延マクロ回路１２０をバイパスす
る。クロツク発生バツフア回路９２は、前の実施例と関
連して上述したレシーバ９４及び遅延回路９６を駆動す
る。遅延回路９６の出力パルスは比較Ｌ１及びＬ２ラツ
チ回路１２２のパルス発生回路８４の各パルス出力と比
較される。一致が生じない場合、カウンタ１２６はカウ
ンタ論理回路１３０を介してインクリメントされ、遅延
ラインに補遅延マクロ回路１を付加する。かくして次の
パルスが遅延マクロ回路８３及び補遅延マクロ回路１の
分だけ遅延される。またこの回路は比較Ｌ１及びＬ２ラ
ツチ回路１２２における一致を検査し、一致が生じない
ときカウンタ１２６は再度インクリメントされて次のパ
ルスを遅延マクロ回路８３、補遅延マクロ回路１及び補
遅延マクロ回路２を通過させる。このプロセスは一致が
生じるまで繰り返され、一致が生じた時点でカウンタ１
２６はインクリメントされず、この回路は同一のループ
状態のままとなる。ゼロ検出マクロ回路は３つのグルー
プ（すなわちＺＤ１、ＺＤ２及びＺＤ３）に分割されて
遅延マクロ回路８３のいずれかの端の近くで一致が生ず
るかを検出する。カウンタ１２６はインクリメントされ
るか又はデクリメントされて主遅延マクロ回路８３の中
心近くに向けて動作点を再設定する。最大の遅延量が直
列に挿入されたときに一致が生じない場合、セレクタ１
２４はすべてのクロツク信号待ち時間除去ネツトワーク
をバイパスすることにより、外部信号はレシーバ８０か
らライン８１を介して直接クロツク発生バツフア回路９
２に向かう。これにより、この回路はチツプ特性及び論
理回路デバツグとしての低入力周波数のような条件下で
も確実にクロツクを伝える。
【００５０】図９〜図１１の本発明の実施例は、可変長
遅延マクロ回路、マルチプルパルス発生マクロ回路並び
に比較Ｌ１及びＬ２ラツチマクロ回路を用いる自己補償
クロツク信号待ち時間除去ネツトワークを含む。この構
成はビツトを基本にしたもので、所与の動作周波数を必
要とするとき繰り返される。各回路は１周期だけ外部ク
ロツクを遅延するのに必要な遅延段を周期ごとに検出
し、かくしてこの回路は電圧変化及び又は温度変化に順
応することができる。動作のレンジはプロセスの全変化
を考慮する。本質的に各構成は周期ごとに監視された遅
延量をもつ可制御型の１周期遅延ラインになる。
【００５１】次に図１２〜１５を参照して異なる回路の
手法について説明する。回路はシステムクロツクパスの
遅延変化を動的に補償することができるので製造変化、
温度変化及び電源電圧変化を克服するように比較的固定
されたままである。ゲートアレイデイジタル論理回路に
より実施され得るこの回路の利点は、特にＣＭＯＳ技術
に有利であり、小さなチツプ面積に対してゲート数が少
なく、クロツク分配ラインの複数点において実施でき、
低コスト技術を用いて高いシステム性能を実現できるこ
とである。
【００５２】図１２に示す一般化された帰還回路１３８
はクロツクパスにおける遅延変化を補償する。外部クロ
ツク信号はレシーバ１４０を通過した後、レシーバ１４
０及びクロツク出力論理回路１４４間に挿入された可変
遅延素子１４２の入力端に進む。従来、クロツクパスは
クロツク出力論理回路１４４のクロツク出力CLK1、CLK2
及びCLK3がすべて同相になるように設計される。これは
各クロツクパスについての負荷及び物理的ネツトを平衡
にすることによつて達成される。
【００５３】タイミングの変動が従来の回路（すなわち
レシーバ１４０及びクロツク出力論理回路１４４）にお
いて生ずるのは、クロツクパスが異なる電源電圧又は温
度変化に対して製造され又は影響を受けるごとに、クロ
ツク出力論理回路１４４を介する遅延が変化するからで
ある。しかしながら注意すべきはチツプクロツクCLK1、
CLK2及びCLK3は同相のままである。通常各クロツクパス
は同等に遅延が増大し又は減少する。従来のシステム構
成においては、すべてのクロツクパスについての遅延の
変化は一群の分配によつて束縛され定量化される。その
後システム全体についてのタイミングの不確実性が解析
され性能の拘束（周期時間）が計算される。従つて一段
と高いシステム性能がトリガクロツク分配により実現で
きる。クロツクの分配は一段と高い性能（高価である）
の技術を発展させるか又は現存するコストの低い技術の
分配を低減することによつて改善することができる。
【００５４】可変遅延素子１４２はレシーバ１４０に入
力したクロツクがクロツク出力論理回路１４４から出力
するときには１クロツク周期の遅延を生じさせるように
構成される。外部クロツク（CLK0）の周期はタイミング
基準として用いられ、クロツク周期は時間について安定
していると考えられる。タイミング基準としてクロツク
周期を用いることにより外部構成要素を必要としなくな
る。チツプクロツク出力の１つ（例えばCLK3）が位相検
出回路１４６に送り返され、またこの位相検出回路１４
６は外部クロツク信号（CLK0）を入力として受ける。名
目上は位相検出回路１４６の入力端における２つの信号
は同相である。位相検出回路１４６の出力はフイルタ回
路１４８においてフイルタリングされて可変遅延素子１
４２に送られる帰還信号の応答を平滑にする。このフイ
ルタリングが位相検出回路１４６の結果を平均化するこ
とにより、雑音又はクロツクジツタによる疑似応答を回
避する。可変遅延素子１４２を介して遅延を変更するた
めに用いられるフイルタの出力はクロツクパスの遅延を
ほぼ１クロツク周期に固定するために用いられる。
【００５５】帰還回路１３８は以下のように動作する。
最初、位相検出回路１４６の２つの入力端（CLK3及びCL
K0）は相である（すなわち、CLK3はCLK0と比較して１周
期だけ遅延されるので）。チツププロセス、温度変化又
は電源電圧の変化によりクロツクパスを介する遅延は変
化する。この変化は位相検出回路１４６の入力端におい
て位相差を発生する。位相検出回路１４６は補償された
パスがほぼ１クロツク周期であることを示す信号を出力
する。この情報はしきい値に到達するまでフイルタ回路
（以下に述べるようにこの回路は１つ又は２つ以上のカ
ウンタを含む）において累積される。しきい値に到達す
るとフイルタ回路１４８は良好な（すなわちほぼ１クロ
ツク周期の遅延量）オフセツトを指示する。その後この
フイルタ回路１４８は可変遅延素子１４２に信号を送出
してクロツクパスの遅延量を変更する。可変遅延素子１
４２は位相検出回路１４６の入力端における２つのクロ
ツク位相が再度整合するような方法により遅延量を付加
するか又は削除する。従つてこの補償された遅延量は１
クロツク周期に戻る。
【００５６】帰還回路１３８の可変遅延素子１４２及び
位相検出回路１４６の可能な実施例を図１３〜図１５に
示す。好適には位相検出回路、フイルタ回路及び可変遅
延素子はデイジタル論理回路ゲートだけを含む。図１３
は可変遅延素子１４２の第１の実施例を示す。この実施
例において、インクリメントされた遅延素子１５０、す
なわちT1、T2、T3、T4、……TMは僅かにロードされた標
準デイジタル論理ゲートによつて構成されて遅延量を最
小限にする。この回路の制限（誤差）は１デイジタルゲ
ートの遅延量である。マルチプレクサ１５２は遅延ライ
ンを介して所望の遅延を選択する。この選択はフイルタ
回路１４８から選択バス１５４を介してマルチプレクサ
１５２に送られた選択信号によつて制御される。
【００５７】図１４に示すように図１３を少し複雑にす
ることにより解像度を改善することができる。この実施
例において、同様の「高」レベル、「中」レベル及び
「低」レベルに出力されたデイジタルゲート T1H、T1M
及びT1L は図１４に示す１つ又は２つ以上のゲートの代
わりとして並列に配置される。インクリメントされた各
遅延素子は一段と大きい又は一段と小さい範囲に僅かに
オフセツトして同調しているクロツク信号を与える。か
くして遅延ラインのある遅延段（例えばこの場合選択を
予想できる）に一段と精度の高い選択を提供することが
できる。遅延素子（例えば T1H、T1M 及びT1L ）は第１
の選択バス１６１によつてマルチプレクサ１６０におい
て論理的にＯＲされ、その後一緒にＡＮＤされて（マル
チプレクサ１６２及び第２の選択バス１６３によつて）
選択プロセスを与える。
【００５８】位相検出回路１４６の一実施例について図
１５に示す。この実施例においてＤフリツプフロツプ１
７０は、各クロツク周期でチツプクロツク（CLK3）の位
相及び基準クロツク（CLK0）の位相をサンプリングする
論理記憶素子を含む。２つの２入力ＮＡＮＤゲート１７
２及び１７４は１クロツク周期以上の出力又は１クロツ
ク周期以下の出力のいずれかからパルスを発生するため
に用いられる。
【００５９】図１２のフイルタ回路１４８は簡単なアツ
プダウンカウンタでなる。１クロツク周期カウント以上
の精度があれば、カウンタは上昇してしきい値に到達す
ることにより、クロツク出力段における遅延が大きすぎ
るので可変遅延を小さくする必要があることが示され
る。逆に１クロツク周期カウンタ以下の精度であれば、
カウンタは下降してしきい値に到達することにより、ク
ロツク出力段の遅延量が短いので遅延を一段と大きくす
る必要があるということを意味する。アツプダウンカウ
ンタは依然２つのしきい値間にあると共に、平均的なク
ロツク位相は結局ほぼ１クロツク周期だけ遅延される。
【００６０】上述の通り本発明をその最適な実施例に基
づいて図示、説明したが、本発明の精神及び範囲から脱
することなく詳細構成の双方について種々の変更を加え
てもよい。例えば本発明のタイミングネツトワークはチ
ツプクロツク信号が入力クロツク信号の整数倍だけ遅延
されるように動作し得る。さらにこのタイミングネツト
ワークはマルチプル半導体チツプを含む分配ツリーの内
部クロツク遅延を補償し得る。
【００６１】
【発明の効果】上述のように本発明によれば、各クロツ
ク信号待ち時間除去ネツトワークはデイジタルであり、
外部構成要素を必要としない。クロツク信号待ち時間除
去ネツトワークはその内部クロツク発生回路によつてマ
イクロプロセツサチツプにおいて生ずるクロツク待ち時
間を除去又はかなり低減する。さらにマルチチツプシス
テムのチツプ間のクロツクスキユーも低減し、これによ
つてシステムの性能を増大させる。すべての実施例にお
いて本発明は固定状態の回路についての温度、電源電圧
及び製造誤差の関数のようなクロツクパスにおける遅延
量の変化を動的に補償することができる。
【図面の簡単な説明】
【図１】図１は本発明によるクロツク信号待ち時間除去
ネツトワークの一実施例を示すブロツク図である。
【図２】図２は図１のネツトワークの遅延マクロ回路及
びパルス発生回路を一段と詳細に示すブロツク図であ
る。
【図３】図３は与えられた外部クロツク信号の波形を図
２のパルス発生回路から幾つか発生されたパルス信号出
力の波形と比較したタイミング図である。
【図４】図４は図１のネツトワークのパルス発生回路、
比較Ｌ１ラツチ回路及びＬ２ラツチ回路を詳細に示すブ
ロツク図である。
【図５】図５は図４の比較Ｌ１ラツチステージ回路の一
実施例を示すブロツク図である。
【図６】図６は図４のＬ２ラツチステージ回路の一実施
例を示すブロツク図である。
【図７】図７は図１の論理マクロ回路及びラツチ回路制
御ネツトワーク回路の一実施例を示すブロツク図であ
る。
【図８】図８は図７のラツチ回路制御ネツトワークステ
ージ回路の一実施例を示すブロツク図である。
【図９】図９は本発明によるクロツク信号待ち時間除去
ネツトワークの他の実施例を示すブロツク図である。
【図１０】図１０は図９のネツトワークの遅延マクロ回
路及びパルス発生回路の詳細を示すブロツク図である。
【図１１】図１１は本発明によるクロツク信号待ち時間
除去ネツトワークの他の実施例を示すブロツク図であ
る。
【図１２】図１２は本発明によるクロツク信号待ち時間
除去ネツトワークの他の実施例を示すブロツク図であ
る。
【図１３】図１３は図１２のネツトワークの可変遅延素
子を詳細を示すブロツク図である。
【図１４】図１４は図１２のネツトワークの可変遅延素
子の他の実施例を詳細に示すブロツク図である。
【図１５】図１５は図１２のネツトワークの位相検出回
路を詳細に示すブロツク図である。
【符号の説明】
１０、７８……クロツク信号待ち時間除去ネツトワー
ク、１１……第１のパルス発生回路、１２、８２、１２
０……遅延マクロ回路、１３、１５、１７、２１、８
１、８１´……ライン、１４、８４、９８……パルス発
生回路、１６、８６……比較Ｌ１ラツチ回路、１８、３
２、３６、５１、１０３、１１１……インバータ、１
９、９０……Ｌ２ラツチ回路、２０……２出力ラツチ回
路、２３、９６……遅延回路、２４……ラツチ回路制御
ネツトワーク、２５……ラツチ回路制御ネツトワークス
テージ、２６……クロツク発生バツフア回路、３０、１
００……遅延ステージ、３４、１７２、１７４……２入
力ＮＡＮＤゲート、３７、３９……ダブルインバータバ
ツフア回路、４０……比較Ｌ１ラツチ回路ステージ、４
４……Ｌ２ラツチ回路ステージ、５０、７０……ゼロ検
出「ＺＤ」回路、５２〜６２……ＮＯＲ回路、８０、９
４、１４０……レシーバ、９１……バス、１０２、１０
４、１０６……２方向ＮＡＮＤゲート、１０３……イン
バータ、１１０……パルス発生回路ステージ、１２２…
…比較Ｌ１及びＬ２ラツチ回路、１２４……セレクタ、
１２６……カウンタ、１３０……カウンタ論理回路、１
３８……帰還回路、１４２……可変遅延素子、１４４…
…クロツク出力論理回路、１４６……位相検出回路、１
４８……フイルタ回路、１５０……遅延素子、１５２、
１６０、１６２……マルチプレクサ、１５４……選択バ
ス、１７０……Ｄフリツプフロツプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・デビツド・フエライオロ アメリカ合衆国、ニユーヨーク州12553、 ニユー・ウインザー、スプルース・スト リート 223番地 (72)発明者 ブルース・アラン・カウフマン アメリカ合衆国、ベルモント州05465、 ジエリコ、パツカード・ロード 16ビー (72)発明者 イリア・イオシフオビツチ・ノボフ アメリカ合衆国、ノース・カロライナ州 27713、ダーラム、エメラルド・フオレ スト・ドライブ 4411番地 (72)発明者 ステイーブン・エフ・オークランド アメリカ合衆国、ベルモント州05446、 コウルチエスター、ノアウエイ・ドライ ブ ７番地 (72)発明者 ケネス・ジエームズ・シヨー アメリカ合衆国、ベルモント州05452、 エセツクス・ジヤンクシヨン、アスペ ン・ドライブ 33番地 (72)発明者 レオン・スカーシンスキー アメリカ合衆国、ニユーヨーク州12571、 レツド・フツク、ロケバイ・ロード 18 番地 (56)参考文献 特開 昭63−31212（ＪＰ，Ａ) 特開 昭64−67029（ＪＰ，Ａ) 特開 昭62−269410（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/00 H03K 5/135 G06F 1/04 330 A

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】入力クロツク信号を１周期分遅延させたチ
    ツプクロツク信号を、所定の内部クロツク発生回路の出
    力端に発生させる半導体チツプ回路にして、 前記入力クロツク信号を受け取るように結合された入力
    端及び直列に接続された複数の遅延段を含み、前記複数
    の遅延段の各々が前記入力クロツク信号が伝播したとき
    対応する遅延信号を出力する遅延回路と、 それぞれ前記遅延信号の１つに応答し、前記入力クロツ
    ク信号の１周期よりも短い持続期間を有するパルス信号
    を発生する複数のパルス発生回路と、 前記内部クロツク発生回路の入力へタイミング信号を与
    える制御回路とを含み、 前記制御回路は、前記内部クロツク発生回路の入力クロ
    ツク信号伝播遅延に実質的に等しい位相オフセツトを有
    する前記パルス発生回路からのパルス信号を識別する回
    路と、前記識別回路に応答し、１クロツク周期から前記
    入力クロツク信号伝播遅延にほぼ等しい時間を差し引い
    た分だけ前記入力クロツク信号から遅延した信号を前記
    タイミング信号として上記内部クロツク発生回路の入力
    へ与える回路とを含み、前記タイミング信号が前記内部
    クロツク発生回路を伝播したとき前記入力クロツク信号
    と同相で少なくとも１クロツク周期だけ遅れているチツ
    プクロツク信号出力を前記内部クロック発生回路の出力
    に発生させることを特徴とする、内部クロック・スキュ
    ーの低減した半導体チツプ回路。
  2. 【請求項２】前記入力クロツク信号及び前記パルス発生
    回路からの前記パルス信号に応答して前記入力クロツク
    信号の周期を検出する比較回路を含む、請求項１に記載
    の半導体チツプ回路。
  3. 【請求項３】入力クロツク信号を受け取り、入力クロツ
    ク信号を、所定の信号伝播遅延をもつ内部クロツク発生
    回路を伝播させて、前記入力クロツク信号と同相で少な
    くとも１クロツク周期だけ遅れているチツプクロツク信
    号を前記内部クロツク発生回路の出力に発生させる、半
    導体チップのためのデイジタルクロツクタイミングネツ
    トワークにして、 前記入力クロツク信号を受け取るように結合された入力
    端、直列に接続された複数の遅延段及び前記内部クロツ
    ク発生回路に結合された出力端を含み、前記複数の遅延
    段の各々が前記入力クロツク信号が伝播したとき対応す
    る遅延信号を出力する可変遅延回路と、 それぞれ前記遅延信号の１つに応答し、前記入力クロツ
    ク信号の１周期よりも短い持続期間を有するパルス信号
    を発生する複数のパルス発生回路と、 前記内部クロック発生回路の出力から発生される前記チ
    ツプクロツク信号を受け取る、前記内部クロツク発生回
    路の少なくとも一部の回路部分の遅延を模擬する回路を
    含むフイードバツク回路と、 前記フイードバツク回路及び前記パルス発生回路に応答
    し、前記フイードバツク回路からの出力信号と前記パル
    ス発生回路からの前記パルス信号との比較に基づいて前
    記可変遅延回路へ遅延制御信号を与える制御回路とを含
    むことを特徴とする、デイジタルクロツクタイミングネ
    ツトワーク。
  4. 【請求項４】クロツク信号レシーバ及びクロツク出力論
    理回路を含む内部クロツク発生回路を入力クロツク信号
    が伝播したとき、前記入力クロツク信号と同相で少なく
    とも１クロツク周期だけ遅れているチツプクロツク信号
    を前記クロツク出力論理回路の出力に発生する集積半導
    体チツプ回路にして、 前記レシーバの出力端と前記クロツク出力論理回路の入
    力端との間に接続され、選択信号の制御の下に異なる遅
    延クロツク信号を選択的に出力する可変遅延素子と、 前記レシーバの出力及び前記クロツク出力論理回路の出
    力に応答し、前記入力クロツク信号と前記チツプクロツ
    ク信号との間の位相差を表わす位相差信号を出力する位
    相検出回路と、 前記位相差信号に応答し、前記入力クロツク信号と同相
    で１クロツク周期だけ遅れているチツプクロツク信号を
    前記クロツク出力論理回路の出力端に発生するように前
    記遅延クロツク信号を選択する選択信号を前記可変遅延
    素子へ印加するための制御回路とを含む、内部クロツク
    ・スキューの低減した集積半導体チツプ回路。
  5. 【請求項５】前記可変遅延素子は、 遅延ラインを構成するように直列に接続され、遅延信号
    をそれぞれ出力する複数のインクリメンタル遅延素子
    と、 前記遅延ラインの各遅延素子の出力を受けるように結合
    され、前記制御回路によつて発生された前記選択信号を
    受け取る制御入力を有し、前記遅延素子からの前記遅延
    信号の１つを選択することによつて前記遅延ラインによ
    る遅延を選択して前記クロツク出力論理回路に出力する
    ようにされたマルチプレクサとを含む、請求項４に記載
    の集積半導体チツプ回路。
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