JP3368572B2 - 周期発生装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路素
子（以下ＩＣと称す）を試験するＩＣテスタに用いられ
る周期発生装置に関する。 【０００２】 【従来の技術】図４にＩＣテスタの概略の構成を示す。
図中１はＩＣテスタ、６は被試験ＩＣを示す。ＩＣテス
タ１は大別してタイミング発生器２、パターン発生器
３、波形生成器４、論理比較器５によって構成される。
タイミング発生器２はパターン発生器３に試験パターン
発生周期を規定する周期信号を出力する。パターン発生
器３はタイミング発生器２から与えられる周期信号に従
って試験パターンデータを出力し、この試験パターンデ
ータを波形生成器４に与え、この波形生成器４において
試験パターンデータに基ずいて、実波形を持つ試験パタ
ーン信号を生成し、この試験パターン信号を被試験ＩＣ
６に入力する。 【０００３】被試験ＩＣの応答出力信号を論理比較器５
に入力し、論理比較器５においてパターン発生器３から
出力される期待値データと比較し、応答出力信号が期待
値に対して不一致が発生すると不良個所有りと判定され
る。タイミング発生器２が出力する周期信号の周期はパ
ターン発生器３からタイミング発生器２に送られるタイ
ミングセットデータＴＳによって規定される。つまり、
タイミング発生器２はパターン発生器３が出力するタイ
ミングセットデータＴＳに従って周期が規定された周期
信号を出力し、この周期信号の周期に従ってパターン発
生器３は試験パターン信号を出力する。 【０００４】図５に周期発生装置の概略の構成を示す。
周期発生装置１０はタイミング発生器１の内部に設けら
れる。周期発生装置１０は周期データを記憶した周期メ
モリ１１と、基準クロックＰＣを計数するカウンタ１２
と、このカウンタ１２の計数値と周期メモリ１１が出力
する周期データが一致することを検出する一致検出手段
１３とによって構成することができる。 【０００５】パターン発生器３が出力するタイミングセ
ットデータＴＳは周期メモリ１１のアドレス端子に入力
され、各タイミングセットデータＴＳに対応した周期デ
ータを読出す。周期データは基準クロックＰＣの数に対
応する。ここで、基準クロックＰＣが例えば１００ＭＨ
ｚの周波数であるものとすると、そのクロックの１個間
隔の周期は１０Ｎｓｅｃとなる。従って周期メモリ１１
から読出される周期データが例えば「２」であれば２×
１０Ｎｓｅｃの周期データとなる。このようにして周期
メモリ１１から読出される周期データの数値が周期（時
間）に変換される。 【０００６】図５の例では一致検出手段１３から出力さ
れる一致検出信号Ｊの一部をオア回路１４を通じてカウ
ンタ１２のロード入力端子ＬＤに与える構成とした場合
を示す。従ってカウンタ１２は一致検出手段１３が一致
検出信号Ｊを出力する毎に初期化され、初期化と一致検
出が繰返されて図６Ｄに示す一致検出信号Ｊが周期信号
として出力される。 【０００７】以上の説明は周期クロックＬＴの発生メカ
ニズムを説明するために、周期発生装置１０の構成を簡
素化して説明した。現実には周期クロックＬＴを高速に
発生させなくてはならないから、タイミングセットデー
タＴＳをパターン発生器２から呼び出していたのでは高
速動作は不可能である。このため、従来より図７に示す
ように周期メモリ１１の前後にパイプラインとして動作
するフリップフロップ列から成るシフトレジスタ１８，
１９を設け、このシフトレジスタ１８，１９にその段数
分だけ予めタイミングセットデータＴＳを格納させ、一
致検出信号Ｊが出力される毎に、シフトレジスタ１８，
１９を駆動し、タイミングセットデータＴＳを１段ずつ
歩進させ、高速で周期メモリ１１をアクセスし、その読
出し出力を一致検出手段１３に供給できるように構成し
ている。 【０００８】 【発明が解決しようとする課題】周期発生装置１０をＩ
Ｃ化する場合に、ＩＣは回路構成をＣＭＯＳ構造で構成
するのが最も集積化し易く、また消費電力を小さくでき
る利点が得られる。従って一般にはＣＭＯＳ構造でＩＣ
化するのが普通である。周期クロックを基準クロックと
同じ周期で発生させるためには一致検出信号Ｊの発生期
間に基準クロックＰＣで一致信号を打ち抜いて同位相の
周期クロックを生成する必要がある。 【０００９】図７の例では一致検出手段１３の出力側に
アンドゲートによって構成したリタイミング手段１５を
設け、このリタイミング手段１５で一致検出信号Ｊの発
生期間中に入力される基準クロックＰＣを打ち抜き、図
６Ｅに示す基準クロックＰＣに同期した周期クロックＬ
Ｔを生成し、この周期クロックＬＴをシフトレジスタ１
８と１９に与え、シフトレジスタ１８と１９のシフト動
作を基準クロックＰＣに同期させて駆動するように構成
している。 【００１０】 【発明が解決しようとする課題】ＩＣテスタの分野でも
装置の小型化と電力消費の低減化が要求されている。こ
の要求に対し、装置各部の回路をＩＣ化する試みがなさ
れている。周期発生装置１０をＩＣ化する場合に、特に
リタイミング手段１５において、一致検出信号Ｊの中央
のタイミングに基準クロックＰＣの位相を合致させるこ
とがむずかしくなる不都合が生じる。つまり、ＩＣはＣ
ＭＯＳ構造で作られるのが普通である。然し乍ら、ＣＭ
ＯＳ構造とした場合、その回路構造上、回路素子におけ
る遅延時間が大きいため、リタイミング手段１５におい
て一致検出信号Ｊのほぼ中央に基準クロックＰＣの位相
を合致させるための遅延調整手段が得られない不都合が
生じる。 【００１１】つまり、ＣＭＯＳ構造の回路によって構成
されるリタイミング手段１５の一致検出信号Ｊの信号通
路側に図８に示すように遅延素子１６を挿入した場合、
その最小遅延時間を持つ回路素子（インバータ、オアゲ
ート等）を用いたとしても、その遅延時間は１０Ｎｓｅ
ｃ（１０×１０-9ｓｅｃ）以上の遅延時間となる。基準
クロックＰＣが例えば１００ＭＨｚであるものとする
と、その１周期は１０Ｎｓｅｃとなる。よって遅延素子
１６に１０Ｎｓｅｃの遅延時間を与えると、一致検出信
号Ｊは図９Ｂに示すように基準クロックＰＣの１周期分
（１０Ｎｓｅｃ）遅延してリタイミング手段１４に供給
されることになる。遅延素子１６の遅延時間が１０Ｎｓ
ｅｃよりわずかでも長くなると、リタイミング手段１５
では一致検出手段１３から出力される一致検出信号Ｊと
基準クロックＰＣとの間の関係は図９Ｂに示すように一
致検出信号Ｊの中央で基準クロックＰＣを打ち抜くこと
ができない不都合が生じる。つまり、遅延時間τ1 が基
準クロックＰＣの１周期Ｔより長くなると、リタイミン
グ手段１４からは図９Ｃに示すように２個の周期信号Ｌ
ＴとＬＴ′が出力され、シフトレジスタ１８と１９が２
回シフト動作してしまうか又は周期クロックＬＴのパル
ス幅が狭くなることにより、シフトレジスタ１８と１９
を確実にシフト動作させることができなくなる不都合が
生じる。 【００１２】このため遅延素子１６を除去してしまうこ
とが考えられるが、遅延素子１６を除去してしまった場
合には、一致検出信号Ｊの遅延時間τ2 が基準クロック
ＰＣのパルス幅より短か過ぎるので、この場合にも図１
０に示すように２個の周期信号ＬＴとＬＴ′が発生して
しまう不都合がある。ここで図１１に示すラッチ回路１
７を用いることが考えられる。然し乍らＣＭＯＳ構造で
カウンタに、一致検出手段１３、ラッチ回路１７を構成
した場合、これらの回路素子を基準クロックＰＣの半周
期（パルス幅分）分の時間５Ｎｓｅｃ内に動作を完了さ
せることはむずかしい。このラッチ回路１７を用いる方
法で正常に動作させるには基準クロックＰＣの周期を長
くするしか方法はない。然し乍ら、基準クロックＰＣの
周期を長くすると、周期信号ＬＴの発生周期の分解能が
大きくなるため、ＩＣの試験周期の設定分解能が粗くな
ってしまう不都合が生じる。 【００１３】この発明の目的は基準クロックの周期を長
くすることなく、ＣＭＯＳ構造によっても安定に動作す
る周期発生装置を提案するものである。 【００１４】 【課題を解決するための手段】この発明では、シフトレ
ジスタ１８と１９を構成する各フリップフロップのトリ
ガ入力端子に基準クロックＰＣを直接供給する構成にす
ると共に、各フリップフロップの前段に切替回路を設
け、この切替回路により一致検出信号Ｊが出力されない
状態では各フリップフロップの出力を自己の入力端子に
帰還させる状態に制御し、一致検出信号が出力された状
態では前段のフリップフロップの出力を自己の入力端子
に供給する状態に制御する構成とし、一致検出信号の有
無に応じて切替回路を切替制御し、各フリップフロップ
を基準クロックＰＣに同期させて動作させるように構成
したものである。 【００１５】この発明の構成によれば、カウンタ１２、
一致検出手段１３、シフトレジスタ１８の動作完了まで
の時間が、基準クロックの１周期分の時間より短かけれ
ばよいため、従来の基準クロックＰＣの半周期分の時間
内に動作を完了しなければならない場合と比較して時間
の許容範囲が倍となり、実現が可能となる。 【００１６】 【発明の実施の形態】図１及び図２にこの発明による周
期発生装置の実施例を示す。この発明ではシフトレジス
タ１８と１９の各フリップフロップＦＦの前段に図２に
示すように、切替回路ＭＵＸを設ける。切替回路ＭＵＸ
の入力端子Ａには自己のフリップフロップＦＦの出力信
号ＩA を供給し、入力端子Ｂには前段のフリップフロッ
プの出力信号ＩB を供給する。切替回路ＭＵＸの制御端
子ＥＮには一致検出手段１３から出力される一致検出信
号Ｊを供給し、切替回路ＭＵＸの出力端子Ｏを各フリッ
プフロップＦＦの入力端子Ｄに接続し、各フリップフロ
ップＦＦのトリガ入力端子ＣＫには基準クロックＰＣを
入力する。 【００１７】切替回路ＭＵＸは制御端子ＥＮに供給され
る一致検出信号Ｊの論理がＬ論理の状態では入力端子Ａ
を出力端子Ｏに接続し、一致検出信号Ｊの論理がＨ論理
になると入力端子Ｂを出力端子Ｏに接続した状態に切替
られる。従って一致検出手段Ｂが一致を検出していない
状態では切替回路ＭＵＸは入力端子Ａが出力端子Ｏに接
続され、この状態ではフリップフロップＦＦはトリガ入
力端子ＣＫに基準クロックＰＣが入力されても自己の出
力を読込み、タイミングセットデータＴＳ及び周期メモ
リ１１から読出された周期データはシフトレジスタ１８
及び１９内をシフトしない。 【００１８】これに対し、一致検出手段１３が一致を検
出し、Ｈ論理を出力すると、切替回路ＭＵＸは入力端子
Ｂを出力端子Ｏに接続する状態に切替わるから、この状
態でフリップフロップＦＦのトリガ入力端子ＣＫに基準
クロックＰＣが入力されると、この基準クロックＰＣの
立上りのタイミングで各フリップフロップＦＦは前段の
フリップフロップの出力を読み込む。従ってタイミング
セットデータＴＳ及び周期メモリ１１から読出された周
期データはフリップフロップＦＦ間を１段ずつシフト
し、一致検出手段１３に入力する周期データの状態を更
新する。 【００１９】図３にこの発明による周期発生装置１０の
動作を説明するための波形図を示す。図３Ａは基準クロ
ックＰＣ、図３Ｂは一致検出信号Ｊ、図３Ｃはこの例で
はシフトレジスタ１８の終段の出力を示す。この発明に
よれば基準クロックＰＣの一致を与えたパルスＦの立上
りのタイミングから遅延時間τ1 後に一致検出信号Ｊが
出力されたとすると、その次のパルスの立上りのタイ
ミングでシフトレジスタ１８と１９がシフト動作し、シ
フトレジスタ１８の終段から出力されるタイミングセッ
トデータＴＳが例えば＃Ｆから＃２に更新される。従っ
て一致検出信号Ｊの立上りのタイミングがパルスＦの立
上りの直後から、パルスの立上りの直前までの約１周
期に近い範囲の何れにあっても次のパルスの立上りの
タイミングで一致検出信号ＪがＨ論理でＦＦのセットア
ップタイムを満足してあれば、切替回路ＭＵＸが入力端
子がＢに切替られているから、シフトレジスタ１８と１
９のシフト動作は確実に実行される。然も各フリップフ
ロップＦＦのトリガ入力端子ＣＫに与える基準クロック
ＰＣはパルス幅が削られることもないから、シフトレジ
スタ１８と１９を安定に動作させることができる。 【００２０】 【発明の効果】以上説明したように、この発明によれば
周期メモリ１１の前段と後段のそれぞれに設けたシフト
レジスタ１８と１９を基準クロックで駆動し、一致検出
信号Ｊによって信号のシフト動作を制御する構成とした
から、一致検出信号Ｊの位相は基準クロックＰＣの位相
に近くても、或は１周期近く遅れても確実に動作させる
ことができる。つまり、一致検出信号Ｊの遅延許容幅を
広く採ることができる。従って特にカウンタ１２と一致
検出手段１３を遅延時間が大きいＣＭＯＳ構造のＩＣに
しても、カウンタ１２と一致検出手段１３の遅延時間を
加えた時間が、基準クロックＰＣの１周期よりわずかに
小さい時間の範囲にあればよいから、ＣＭＯＳ構造の回
路でもシフトレジスタ１８と１９を具備した構造の周期
発生装置１０を実現することができる。
子（以下ＩＣと称す）を試験するＩＣテスタに用いられ
る周期発生装置に関する。 【０００２】 【従来の技術】図４にＩＣテスタの概略の構成を示す。
図中１はＩＣテスタ、６は被試験ＩＣを示す。ＩＣテス
タ１は大別してタイミング発生器２、パターン発生器
３、波形生成器４、論理比較器５によって構成される。
タイミング発生器２はパターン発生器３に試験パターン
発生周期を規定する周期信号を出力する。パターン発生
器３はタイミング発生器２から与えられる周期信号に従
って試験パターンデータを出力し、この試験パターンデ
ータを波形生成器４に与え、この波形生成器４において
試験パターンデータに基ずいて、実波形を持つ試験パタ
ーン信号を生成し、この試験パターン信号を被試験ＩＣ
６に入力する。 【０００３】被試験ＩＣの応答出力信号を論理比較器５
に入力し、論理比較器５においてパターン発生器３から
出力される期待値データと比較し、応答出力信号が期待
値に対して不一致が発生すると不良個所有りと判定され
る。タイミング発生器２が出力する周期信号の周期はパ
ターン発生器３からタイミング発生器２に送られるタイ
ミングセットデータＴＳによって規定される。つまり、
タイミング発生器２はパターン発生器３が出力するタイ
ミングセットデータＴＳに従って周期が規定された周期
信号を出力し、この周期信号の周期に従ってパターン発
生器３は試験パターン信号を出力する。 【０００４】図５に周期発生装置の概略の構成を示す。
周期発生装置１０はタイミング発生器１の内部に設けら
れる。周期発生装置１０は周期データを記憶した周期メ
モリ１１と、基準クロックＰＣを計数するカウンタ１２
と、このカウンタ１２の計数値と周期メモリ１１が出力
する周期データが一致することを検出する一致検出手段
１３とによって構成することができる。 【０００５】パターン発生器３が出力するタイミングセ
ットデータＴＳは周期メモリ１１のアドレス端子に入力
され、各タイミングセットデータＴＳに対応した周期デ
ータを読出す。周期データは基準クロックＰＣの数に対
応する。ここで、基準クロックＰＣが例えば１００ＭＨ
ｚの周波数であるものとすると、そのクロックの１個間
隔の周期は１０Ｎｓｅｃとなる。従って周期メモリ１１
から読出される周期データが例えば「２」であれば２×
１０Ｎｓｅｃの周期データとなる。このようにして周期
メモリ１１から読出される周期データの数値が周期（時
間）に変換される。 【０００６】図５の例では一致検出手段１３から出力さ
れる一致検出信号Ｊの一部をオア回路１４を通じてカウ
ンタ１２のロード入力端子ＬＤに与える構成とした場合
を示す。従ってカウンタ１２は一致検出手段１３が一致
検出信号Ｊを出力する毎に初期化され、初期化と一致検
出が繰返されて図６Ｄに示す一致検出信号Ｊが周期信号
として出力される。 【０００７】以上の説明は周期クロックＬＴの発生メカ
ニズムを説明するために、周期発生装置１０の構成を簡
素化して説明した。現実には周期クロックＬＴを高速に
発生させなくてはならないから、タイミングセットデー
タＴＳをパターン発生器２から呼び出していたのでは高
速動作は不可能である。このため、従来より図７に示す
ように周期メモリ１１の前後にパイプラインとして動作
するフリップフロップ列から成るシフトレジスタ１８，
１９を設け、このシフトレジスタ１８，１９にその段数
分だけ予めタイミングセットデータＴＳを格納させ、一
致検出信号Ｊが出力される毎に、シフトレジスタ１８，
１９を駆動し、タイミングセットデータＴＳを１段ずつ
歩進させ、高速で周期メモリ１１をアクセスし、その読
出し出力を一致検出手段１３に供給できるように構成し
ている。 【０００８】 【発明が解決しようとする課題】周期発生装置１０をＩ
Ｃ化する場合に、ＩＣは回路構成をＣＭＯＳ構造で構成
するのが最も集積化し易く、また消費電力を小さくでき
る利点が得られる。従って一般にはＣＭＯＳ構造でＩＣ
化するのが普通である。周期クロックを基準クロックと
同じ周期で発生させるためには一致検出信号Ｊの発生期
間に基準クロックＰＣで一致信号を打ち抜いて同位相の
周期クロックを生成する必要がある。 【０００９】図７の例では一致検出手段１３の出力側に
アンドゲートによって構成したリタイミング手段１５を
設け、このリタイミング手段１５で一致検出信号Ｊの発
生期間中に入力される基準クロックＰＣを打ち抜き、図
６Ｅに示す基準クロックＰＣに同期した周期クロックＬ
Ｔを生成し、この周期クロックＬＴをシフトレジスタ１
８と１９に与え、シフトレジスタ１８と１９のシフト動
作を基準クロックＰＣに同期させて駆動するように構成
している。 【００１０】 【発明が解決しようとする課題】ＩＣテスタの分野でも
装置の小型化と電力消費の低減化が要求されている。こ
の要求に対し、装置各部の回路をＩＣ化する試みがなさ
れている。周期発生装置１０をＩＣ化する場合に、特に
リタイミング手段１５において、一致検出信号Ｊの中央
のタイミングに基準クロックＰＣの位相を合致させるこ
とがむずかしくなる不都合が生じる。つまり、ＩＣはＣ
ＭＯＳ構造で作られるのが普通である。然し乍ら、ＣＭ
ＯＳ構造とした場合、その回路構造上、回路素子におけ
る遅延時間が大きいため、リタイミング手段１５におい
て一致検出信号Ｊのほぼ中央に基準クロックＰＣの位相
を合致させるための遅延調整手段が得られない不都合が
生じる。 【００１１】つまり、ＣＭＯＳ構造の回路によって構成
されるリタイミング手段１５の一致検出信号Ｊの信号通
路側に図８に示すように遅延素子１６を挿入した場合、
その最小遅延時間を持つ回路素子（インバータ、オアゲ
ート等）を用いたとしても、その遅延時間は１０Ｎｓｅ
ｃ（１０×１０-9ｓｅｃ）以上の遅延時間となる。基準
クロックＰＣが例えば１００ＭＨｚであるものとする
と、その１周期は１０Ｎｓｅｃとなる。よって遅延素子
１６に１０Ｎｓｅｃの遅延時間を与えると、一致検出信
号Ｊは図９Ｂに示すように基準クロックＰＣの１周期分
（１０Ｎｓｅｃ）遅延してリタイミング手段１４に供給
されることになる。遅延素子１６の遅延時間が１０Ｎｓ
ｅｃよりわずかでも長くなると、リタイミング手段１５
では一致検出手段１３から出力される一致検出信号Ｊと
基準クロックＰＣとの間の関係は図９Ｂに示すように一
致検出信号Ｊの中央で基準クロックＰＣを打ち抜くこと
ができない不都合が生じる。つまり、遅延時間τ1 が基
準クロックＰＣの１周期Ｔより長くなると、リタイミン
グ手段１４からは図９Ｃに示すように２個の周期信号Ｌ
ＴとＬＴ′が出力され、シフトレジスタ１８と１９が２
回シフト動作してしまうか又は周期クロックＬＴのパル
ス幅が狭くなることにより、シフトレジスタ１８と１９
を確実にシフト動作させることができなくなる不都合が
生じる。 【００１２】このため遅延素子１６を除去してしまうこ
とが考えられるが、遅延素子１６を除去してしまった場
合には、一致検出信号Ｊの遅延時間τ2 が基準クロック
ＰＣのパルス幅より短か過ぎるので、この場合にも図１
０に示すように２個の周期信号ＬＴとＬＴ′が発生して
しまう不都合がある。ここで図１１に示すラッチ回路１
７を用いることが考えられる。然し乍らＣＭＯＳ構造で
カウンタに、一致検出手段１３、ラッチ回路１７を構成
した場合、これらの回路素子を基準クロックＰＣの半周
期（パルス幅分）分の時間５Ｎｓｅｃ内に動作を完了さ
せることはむずかしい。このラッチ回路１７を用いる方
法で正常に動作させるには基準クロックＰＣの周期を長
くするしか方法はない。然し乍ら、基準クロックＰＣの
周期を長くすると、周期信号ＬＴの発生周期の分解能が
大きくなるため、ＩＣの試験周期の設定分解能が粗くな
ってしまう不都合が生じる。 【００１３】この発明の目的は基準クロックの周期を長
くすることなく、ＣＭＯＳ構造によっても安定に動作す
る周期発生装置を提案するものである。 【００１４】 【課題を解決するための手段】この発明では、シフトレ
ジスタ１８と１９を構成する各フリップフロップのトリ
ガ入力端子に基準クロックＰＣを直接供給する構成にす
ると共に、各フリップフロップの前段に切替回路を設
け、この切替回路により一致検出信号Ｊが出力されない
状態では各フリップフロップの出力を自己の入力端子に
帰還させる状態に制御し、一致検出信号が出力された状
態では前段のフリップフロップの出力を自己の入力端子
に供給する状態に制御する構成とし、一致検出信号の有
無に応じて切替回路を切替制御し、各フリップフロップ
を基準クロックＰＣに同期させて動作させるように構成
したものである。 【００１５】この発明の構成によれば、カウンタ１２、
一致検出手段１３、シフトレジスタ１８の動作完了まで
の時間が、基準クロックの１周期分の時間より短かけれ
ばよいため、従来の基準クロックＰＣの半周期分の時間
内に動作を完了しなければならない場合と比較して時間
の許容範囲が倍となり、実現が可能となる。 【００１６】 【発明の実施の形態】図１及び図２にこの発明による周
期発生装置の実施例を示す。この発明ではシフトレジス
タ１８と１９の各フリップフロップＦＦの前段に図２に
示すように、切替回路ＭＵＸを設ける。切替回路ＭＵＸ
の入力端子Ａには自己のフリップフロップＦＦの出力信
号ＩA を供給し、入力端子Ｂには前段のフリップフロッ
プの出力信号ＩB を供給する。切替回路ＭＵＸの制御端
子ＥＮには一致検出手段１３から出力される一致検出信
号Ｊを供給し、切替回路ＭＵＸの出力端子Ｏを各フリッ
プフロップＦＦの入力端子Ｄに接続し、各フリップフロ
ップＦＦのトリガ入力端子ＣＫには基準クロックＰＣを
入力する。 【００１７】切替回路ＭＵＸは制御端子ＥＮに供給され
る一致検出信号Ｊの論理がＬ論理の状態では入力端子Ａ
を出力端子Ｏに接続し、一致検出信号Ｊの論理がＨ論理
になると入力端子Ｂを出力端子Ｏに接続した状態に切替
られる。従って一致検出手段Ｂが一致を検出していない
状態では切替回路ＭＵＸは入力端子Ａが出力端子Ｏに接
続され、この状態ではフリップフロップＦＦはトリガ入
力端子ＣＫに基準クロックＰＣが入力されても自己の出
力を読込み、タイミングセットデータＴＳ及び周期メモ
リ１１から読出された周期データはシフトレジスタ１８
及び１９内をシフトしない。 【００１８】これに対し、一致検出手段１３が一致を検
出し、Ｈ論理を出力すると、切替回路ＭＵＸは入力端子
Ｂを出力端子Ｏに接続する状態に切替わるから、この状
態でフリップフロップＦＦのトリガ入力端子ＣＫに基準
クロックＰＣが入力されると、この基準クロックＰＣの
立上りのタイミングで各フリップフロップＦＦは前段の
フリップフロップの出力を読み込む。従ってタイミング
セットデータＴＳ及び周期メモリ１１から読出された周
期データはフリップフロップＦＦ間を１段ずつシフト
し、一致検出手段１３に入力する周期データの状態を更
新する。 【００１９】図３にこの発明による周期発生装置１０の
動作を説明するための波形図を示す。図３Ａは基準クロ
ックＰＣ、図３Ｂは一致検出信号Ｊ、図３Ｃはこの例で
はシフトレジスタ１８の終段の出力を示す。この発明に
よれば基準クロックＰＣの一致を与えたパルスＦの立上
りのタイミングから遅延時間τ1 後に一致検出信号Ｊが
出力されたとすると、その次のパルスの立上りのタイ
ミングでシフトレジスタ１８と１９がシフト動作し、シ
フトレジスタ１８の終段から出力されるタイミングセッ
トデータＴＳが例えば＃Ｆから＃２に更新される。従っ
て一致検出信号Ｊの立上りのタイミングがパルスＦの立
上りの直後から、パルスの立上りの直前までの約１周
期に近い範囲の何れにあっても次のパルスの立上りの
タイミングで一致検出信号ＪがＨ論理でＦＦのセットア
ップタイムを満足してあれば、切替回路ＭＵＸが入力端
子がＢに切替られているから、シフトレジスタ１８と１
９のシフト動作は確実に実行される。然も各フリップフ
ロップＦＦのトリガ入力端子ＣＫに与える基準クロック
ＰＣはパルス幅が削られることもないから、シフトレジ
スタ１８と１９を安定に動作させることができる。 【００２０】 【発明の効果】以上説明したように、この発明によれば
周期メモリ１１の前段と後段のそれぞれに設けたシフト
レジスタ１８と１９を基準クロックで駆動し、一致検出
信号Ｊによって信号のシフト動作を制御する構成とした
から、一致検出信号Ｊの位相は基準クロックＰＣの位相
に近くても、或は１周期近く遅れても確実に動作させる
ことができる。つまり、一致検出信号Ｊの遅延許容幅を
広く採ることができる。従って特にカウンタ１２と一致
検出手段１３を遅延時間が大きいＣＭＯＳ構造のＩＣに
しても、カウンタ１２と一致検出手段１３の遅延時間を
加えた時間が、基準クロックＰＣの１周期よりわずかに
小さい時間の範囲にあればよいから、ＣＭＯＳ構造の回
路でもシフトレジスタ１８と１９を具備した構造の周期
発生装置１０を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック
図。 【図２】この発明の要部の構成を説明するためのブロッ
ク図。 【図３】図２に示した要部の動作を説明するための波形
図。 【図４】ＩＣ試験装置の概要を説明するためのブロック
図。 【図５】ＩＣ試験装置に用いられる周期発生装置の概略
を説明するためのブロック図。 【図６】図５に示した周期発生装置の動作を説明するた
めの波形図。 【図７】従来の周期発生装置を説明するためのブロック
図。 【図８】従来の周期発生装置に用いられているリタイミ
ング手段の構成を説明するための接続図。 【図９】従来のリタイミング手段の不都合を説明するた
めの波形図。 【図１０】図９と同様に従来のリタイミング手段の不都
合を説明するための波形図。 【図１１】従来のリタイミング手段の他の例を示す接続
図。
図。 【図２】この発明の要部の構成を説明するためのブロッ
ク図。 【図３】図２に示した要部の動作を説明するための波形
図。 【図４】ＩＣ試験装置の概要を説明するためのブロック
図。 【図５】ＩＣ試験装置に用いられる周期発生装置の概略
を説明するためのブロック図。 【図６】図５に示した周期発生装置の動作を説明するた
めの波形図。 【図７】従来の周期発生装置を説明するためのブロック
図。 【図８】従来の周期発生装置に用いられているリタイミ
ング手段の構成を説明するための接続図。 【図９】従来のリタイミング手段の不都合を説明するた
めの波形図。 【図１０】図９と同様に従来のリタイミング手段の不都
合を説明するための波形図。 【図１１】従来のリタイミング手段の他の例を示す接続
図。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 Ａ．被試験ＩＣに与える試験パターン信
号の周期を決定する周期発生装置において、 Ｂ．試験パターン発生器から出力されるタイミングセッ
トデータがアドレス信号として与えられ、このアドレス
信号によってアクセスされることにより周期データを出
力する周期メモリと、 Ｃ．この周期メモリに与えるタイミングセットデータを
任意段数分記憶し、周期信号の発生毎に順次１段ずつタ
イミングセットデータを歩進させるパイプラインを構成
するシフトレジスタと、 Ｄ．基準クロックを計数するカウンタと、 Ｅ．このカウンタの計数値と上記周期データメモリから
読出される周期データとを比較し、その一致を検出して
周期信号を出力する一致検出手段と、 Ｆ．上記シフトレジスタを構成するフリップフロップの
各前段に設けられ、上記一致検出手段が一致検出信号を
出力した状態で各前段側に記憶されているタイミングセ
ットデータを上記基準クロックに同期して次段のフリッ
プフロップに送り込む状態に切替られ、上記一致検出信
号が存在しない状態では上記各フリップフロップに記憶
したタイミングセットデータを自己の入力端子に帰還さ
せる状態に切替る切替手段と、によって構成したことを
特徴とする周期発生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334995A JP3368572B2 (ja) | 1995-09-29 | 1995-09-29 | 周期発生装置 |
| PCT/JP1996/002825 WO1997012255A1 (fr) | 1995-09-29 | 1996-09-27 | Generateur de periodes |
| US08/849,145 US5734662A (en) | 1995-09-29 | 1996-09-27 | Period generating device |
| KR1019970703559A KR100236727B1 (ko) | 1995-09-29 | 1996-09-27 | 주기발생장치 |
| TW085111989A TW305026B (ja) | 1995-09-29 | 1996-09-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334995A JP3368572B2 (ja) | 1995-09-29 | 1995-09-29 | 周期発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0996663A JPH0996663A (ja) | 1997-04-08 |
| JP3368572B2 true JP3368572B2 (ja) | 2003-01-20 |
Family
ID=17250098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25334995A Expired - Fee Related JP3368572B2 (ja) | 1995-09-29 | 1995-09-29 | 周期発生装置 |
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| Country | Link |
|---|---|
| US (1) | US5734662A (ja) |
| JP (1) | JP3368572B2 (ja) |
| KR (1) | KR100236727B1 (ja) |
| TW (1) | TW305026B (ja) |
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|---|---|---|---|---|
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| DE10102871C2 (de) * | 2001-01-23 | 2003-03-06 | Infineon Technologies Ag | Halbleiterbauelement zum Anschluß an ein Testsystem sowie Testsystem mit dem Halbleiterbauelement |
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| JPH0498419A (ja) * | 1990-08-13 | 1992-03-31 | Nec Corp | パターン・メモリ駆動回路 |
| JPH04109183A (ja) * | 1990-08-29 | 1992-04-10 | Fujitsu Ltd | 遅延試験方式 |
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- 1995-09-29 JP JP25334995A patent/JP3368572B2/ja not_active Expired - Fee Related
-
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- 1996-09-27 US US08/849,145 patent/US5734662A/en not_active Expired - Lifetime
- 1996-09-27 WO PCT/JP1996/002825 patent/WO1997012255A1/ja active IP Right Grant
- 1996-09-27 KR KR1019970703559A patent/KR100236727B1/ko not_active IP Right Cessation
- 1996-09-30 TW TW085111989A patent/TW305026B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| TW305026B (ja) | 1997-05-11 |
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| WO1997012255A1 (fr) | 1997-04-03 |
| KR100236727B1 (ko) | 2000-01-15 |
| US5734662A (en) | 1998-03-31 |
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