JP2002279797A - 半導体記憶装置 - Google Patents
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、テスタ装置の測定精度を上回るよ
うな極微小のデータ間スキュー測定を可能とし、複数の
動作サイクルにおけるワーストケースのデータ間スキュ
ーを測定することを課題とする。 【解決手段】 本発明は、２つの異なるタイミングに同
期した入力データの一致／不一致を比較判定し、判定結
果に基づくテスト結果を保持出力するタイミング判定回
路２を備えて構成される。
うな極微小のデータ間スキュー測定を可能とし、複数の
動作サイクルにおけるワーストケースのデータ間スキュ
ーを測定することを課題とする。 【解決手段】 本発明は、２つの異なるタイミングに同
期した入力データの一致／不一致を比較判定し、判定結
果に基づくテスト結果を保持出力するタイミング判定回
路２を備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロックに同
期して動作する半導体記憶装置に関する。
期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体記憶装置、とりわけキャッシュメモリとして
使用される例えばＳＲＡＭもますます高速化され、マイ
クロプロセッサとキャッシュメモリとの間での高速なデ
ータ転送はタイミング的にますます厳しいものとなって
いる。このため、記憶装置から出力されるデータに許容
されるデータ間のスキューは、極めて厳しいスペックと
なっていた。
い、半導体記憶装置、とりわけキャッシュメモリとして
使用される例えばＳＲＡＭもますます高速化され、マイ
クロプロセッサとキャッシュメモリとの間での高速なデ
ータ転送はタイミング的にますます厳しいものとなって
いる。このため、記憶装置から出力されるデータに許容
されるデータ間のスキューは、極めて厳しいスペックと
なっていた。
【０００３】一方、このような記憶装置の出荷時には、
テスタ装置によって試験を行っているが、近年ではこの
テスタ装置の測定精度よりもさらに厳しいスペックとな
っており、従来のテスタ装置では測定することが困難と
なっていた。
テスタ装置によって試験を行っているが、近年ではこの
テスタ装置の測定精度よりもさらに厳しいスペックとな
っており、従来のテスタ装置では測定することが困難と
なっていた。
【０００４】このような不具合に対する従来の解決策と
して、文献「International Test Conference 2000 Pro
ceedings pp436〜443」では、図１０に示すような構成
のデータ間のスキューを測定する回路を記憶装置に搭載
することが提案されている。図１０に示す構成におい
て、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド
（ＣＭＤ）は、記憶装置におけるコア部７０のバッファ
回路７１を介してクロック信号（ＣＫ）に同期してレジ
スタ７２に取り込まれて保持され、メモリアレイ７３に
与えられる。このようなデータ（及びクロック信号）
は、所定のタイミングのストローブ信号（ＳＴＲＢ）に
基づいて同時にレジスタ８０に取り込まれる。なお図１
０では、データ（ＤＱ）は簡略して示されているが、実
際にはデータ幅は複数ビットあり、全てのデータ（Ｄ
Ｑ）は同様にしてレジスタ８０に取り込まれる。また、
これら多数のレジスタ８０の値は、記憶装置に搭載され
るバウンダリスキャンテスト回路９０（ＩＥＥＥ １１
４９．１）を利用して、バウンダリスキャンチェーンか
らシリアルに外部に読み出される。すなわち、レジスタ
８０に取り込まれて保持されたデータは、セレクタ９１
により選択されてレジスタ９２に取り込まれて保持さ
れ、レジスタ９２に保持されたデータは、セレクタ９１
を介して次段のレジスタ９２に順次転送され、バッファ
９３を介して外部に出力される。このようなスキャンテ
スト回路を備えることにより、チップ面積の増大を抑制
している。
して、文献「International Test Conference 2000 Pro
ceedings pp436〜443」では、図１０に示すような構成
のデータ間のスキューを測定する回路を記憶装置に搭載
することが提案されている。図１０に示す構成におい
て、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド
（ＣＭＤ）は、記憶装置におけるコア部７０のバッファ
回路７１を介してクロック信号（ＣＫ）に同期してレジ
スタ７２に取り込まれて保持され、メモリアレイ７３に
与えられる。このようなデータ（及びクロック信号）
は、所定のタイミングのストローブ信号（ＳＴＲＢ）に
基づいて同時にレジスタ８０に取り込まれる。なお図１
０では、データ（ＤＱ）は簡略して示されているが、実
際にはデータ幅は複数ビットあり、全てのデータ（Ｄ
Ｑ）は同様にしてレジスタ８０に取り込まれる。また、
これら多数のレジスタ８０の値は、記憶装置に搭載され
るバウンダリスキャンテスト回路９０（ＩＥＥＥ １１
４９．１）を利用して、バウンダリスキャンチェーンか
らシリアルに外部に読み出される。すなわち、レジスタ
８０に取り込まれて保持されたデータは、セレクタ９１
により選択されてレジスタ９２に取り込まれて保持さ
れ、レジスタ９２に保持されたデータは、セレクタ９１
を介して次段のレジスタ９２に順次転送され、バッファ
９３を介して外部に出力される。このようなスキャンテ
スト回路を備えることにより、チップ面積の増大を抑制
している。
【０００５】図１０に示す構成の動作タイミングチャー
トを図１１に示す。図１１では２つのデータＤＱ１，Ｄ
Ｑ２を一例に示す。図１１（ａ）〜（ｃ）に示すよう
に、順次ストローブ信号をスイープし、レジスタ７２に
取り込まれたデータをチェックすることによって、デー
タＤＱ１，ＤＱ２間のスキューが測定できる。ストロー
ブ信号を少しずつスイープさせる際のステップは、通常
のテスタ装置でも十分小さく設定することが可能である
ので、上記のようなデータ間のスキュー測定を行うこと
が可能となる。また、クロック信号もデータと同様にレ
ジスタに取り込み保持することにより、クロック信号か
らデータが出力されるまでの時間（アクセス時間）を測
定することもできる。
トを図１１に示す。図１１では２つのデータＤＱ１，Ｄ
Ｑ２を一例に示す。図１１（ａ）〜（ｃ）に示すよう
に、順次ストローブ信号をスイープし、レジスタ７２に
取り込まれたデータをチェックすることによって、デー
タＤＱ１，ＤＱ２間のスキューが測定できる。ストロー
ブ信号を少しずつスイープさせる際のステップは、通常
のテスタ装置でも十分小さく設定することが可能である
ので、上記のようなデータ間のスキュー測定を行うこと
が可能となる。また、クロック信号もデータと同様にレ
ジスタに取り込み保持することにより、クロック信号か
らデータが出力されるまでの時間（アクセス時間）を測
定することもできる。
【０００６】
【発明が解決しようとする課題】以上説明したような、
データ間のスキューを測定する従来の測定回路では、以
下のような不具合が生じていた。すなわち、すべてのデ
ータ、例えば図１１に示すデータＤＱ１，ＤＱ２のタイ
ミングは全ての動作サイクルにおいて常に一定ではな
く、各動作サイクルで若干タイミングが異なっている。
しかしながら、上述した従来の測定回路では、一度にあ
る特定の動作サイクルでのスキューしか測定できなかっ
た。従って、複数の動作サイクルに亘る実際の動作全体
で測定を行い、ワーストケースとなる場合の値を測定す
るのは極めて困難であった。
データ間のスキューを測定する従来の測定回路では、以
下のような不具合が生じていた。すなわち、すべてのデ
ータ、例えば図１１に示すデータＤＱ１，ＤＱ２のタイ
ミングは全ての動作サイクルにおいて常に一定ではな
く、各動作サイクルで若干タイミングが異なっている。
しかしながら、上述した従来の測定回路では、一度にあ
る特定の動作サイクルでのスキューしか測定できなかっ
た。従って、複数の動作サイクルに亘る実際の動作全体
で測定を行い、ワーストケースとなる場合の値を測定す
るのは極めて困難であった。
【０００７】そこで、本発明は、上記に鑑みてなされた
ものであり、その目的とするところは、テスタ装置の測
定精度を上回るような極微小のデータ間スキュー測定を
可能とし、複数の動作サイクルにおけるワーストケース
のデータ間スキューを測定できる半導体記憶装置を提供
することにある。
ものであり、その目的とするところは、テスタ装置の測
定精度を上回るような極微小のデータ間スキュー測定を
可能とし、複数の動作サイクルにおけるワーストケース
のデータ間スキューを測定できる半導体記憶装置を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、外部から供給される
クロック信号に同期して動作する同期型の半導体記憶装
置において、前記記憶装置から出力される出力データを
受けて、第１のタイミングにおける前記出力データと、
前記第１のタイミングとは異なる第２のタイミングにお
ける前記出力データとを比較し、その一致／不一致を判
定する動作を、前記クロック信号に同期した動作サイク
ル毎に繰り返し行うタイミング判定回路を具備すること
を特徴とする。
に、課題を解決する第１の手段は、外部から供給される
クロック信号に同期して動作する同期型の半導体記憶装
置において、前記記憶装置から出力される出力データを
受けて、第１のタイミングにおける前記出力データと、
前記第１のタイミングとは異なる第２のタイミングにお
ける前記出力データとを比較し、その一致／不一致を判
定する動作を、前記クロック信号に同期した動作サイク
ル毎に繰り返し行うタイミング判定回路を具備すること
を特徴とする。
【０００９】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態を説明する。
形態を説明する。
【００１０】図１は本発明の一実施形態に係る半導体記
憶装置の概略構成を示す図である。図１において、この
実施形態の記憶装置は、記憶装置のコア部１、本発明の
特徴的な構成要素となるタイミング判定回路２、ならび
にバウンダリスキャンテスト回路３を備えて構成されて
いる。このような構成において、データ（ＤＱ）、アド
レス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置に
おけるコア部１のバッファ回路１１を介してクロック信
号（ＣＫ）に同期してレジスタ１２に取り込まれて保持
され、メモリアレイ１３に与えられる。このようなデー
タ（及びクロック信号）は、同時にそれぞれ対応したタ
イミング判定回路２に与えられる。なお図１では、デー
タ（ＤＱ）は簡略して示されているが、実際にはデータ
幅は複数ビットあり、全てのデータ（ＤＱ）は同様にし
てタイミング判定回路２に与えられる。
憶装置の概略構成を示す図である。図１において、この
実施形態の記憶装置は、記憶装置のコア部１、本発明の
特徴的な構成要素となるタイミング判定回路２、ならび
にバウンダリスキャンテスト回路３を備えて構成されて
いる。このような構成において、データ（ＤＱ）、アド
レス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置に
おけるコア部１のバッファ回路１１を介してクロック信
号（ＣＫ）に同期してレジスタ１２に取り込まれて保持
され、メモリアレイ１３に与えられる。このようなデー
タ（及びクロック信号）は、同時にそれぞれ対応したタ
イミング判定回路２に与えられる。なお図１では、デー
タ（ＤＱ）は簡略して示されているが、実際にはデータ
幅は複数ビットあり、全てのデータ（ＤＱ）は同様にし
てタイミング判定回路２に与えられる。
【００１１】タイミング判定回路２の出力は、バウンダ
リスキャンテスト回路３を利用してバウンダリスキャン
チェーンからシリアルに外部に読み出される。すなわ
ち、タイミング判定回路２の出力は、セレクタ３１によ
り選択されてレジスタ３２に取り込まれて保持される。
レジスタ３２に保持されたデータは、セレクタ３１を介
して次段のレジスタ３２に順次転送され、バッファ３３
を介して外部に出力される。
リスキャンテスト回路３を利用してバウンダリスキャン
チェーンからシリアルに外部に読み出される。すなわ
ち、タイミング判定回路２の出力は、セレクタ３１によ
り選択されてレジスタ３２に取り込まれて保持される。
レジスタ３２に保持されたデータは、セレクタ３１を介
して次段のレジスタ３２に順次転送され、バッファ３３
を介して外部に出力される。
【００１２】図２にタイミング判定回路２の詳細な構成
を示す。図２において、タイミング判定回路２は、入力
（ＩＮ）を受けるレジスタ２１、排他的論理和のゲート
回路２２、ゲート回路２２の出力を受けるレジスタ２
３、レジスタ２３の出力を受けるＲＳ型のフリップフロ
ップ（Ｆ／Ｆ）２４を備えて構成されている。タイミン
グ判定回路２には、第１のタイミングとなる第１のタイ
ミング信号（ＳＴＲＢ１）ならびに第２のタイミングと
なる第２のタイミング信号（ＳＴＲＢ２）が入力され
る。第１のタイミング信号はレジスタ２１のラッチ信号
として与えられ、第２のタイミング信号はレジスタ２３
のラッチ信号として与えられる。タイミング判定回路２
に入力されたデータ（又はクロック信号）は、第１のタ
イミング信号に同期してレジスタ２１に取り込まれて保
持される。タイミング判定回路２の入力（ＩＮ）とレジ
スタ２１の出力は、ゲート回路２２に与えられて比較さ
れる。比較結果は第２のストローブ信号に同期してレジ
スタ２３に取り込まれて保持される。レジスタ２３の出
力は、Ｆ／Ｆ２４に入力される。Ｆ／Ｆ２４は電源投入
時にリセット状態となり、レジスタ２３の値が一度でも
所定の状態になるとセットされて出力（Ｑ）が反転す
る。
を示す。図２において、タイミング判定回路２は、入力
（ＩＮ）を受けるレジスタ２１、排他的論理和のゲート
回路２２、ゲート回路２２の出力を受けるレジスタ２
３、レジスタ２３の出力を受けるＲＳ型のフリップフロ
ップ（Ｆ／Ｆ）２４を備えて構成されている。タイミン
グ判定回路２には、第１のタイミングとなる第１のタイ
ミング信号（ＳＴＲＢ１）ならびに第２のタイミングと
なる第２のタイミング信号（ＳＴＲＢ２）が入力され
る。第１のタイミング信号はレジスタ２１のラッチ信号
として与えられ、第２のタイミング信号はレジスタ２３
のラッチ信号として与えられる。タイミング判定回路２
に入力されたデータ（又はクロック信号）は、第１のタ
イミング信号に同期してレジスタ２１に取り込まれて保
持される。タイミング判定回路２の入力（ＩＮ）とレジ
スタ２１の出力は、ゲート回路２２に与えられて比較さ
れる。比較結果は第２のストローブ信号に同期してレジ
スタ２３に取り込まれて保持される。レジスタ２３の出
力は、Ｆ／Ｆ２４に入力される。Ｆ／Ｆ２４は電源投入
時にリセット状態となり、レジスタ２３の値が一度でも
所定の状態になるとセットされて出力（Ｑ）が反転す
る。
【００１３】記憶装置に与えられるデータ（ＤＱ）の出
力波形における、クロック信号（ＣＫ）に同期して複数
サイクルに亘り積算した様子は、例えば図３に示すよう
に表される。図３において、データのレベルが変化する
データの遷移点には、ばらつきが生じてある広がりが存
在する。そこで、クロック信号の立ち上がりからデータ
が確定するまでの時間で最も遅いケースの時間をバリッ
ド（Valid）時間とし、クロック信号の立ち上がりから
データが不確定になるまでの時間で最も早いケースの時
間をインバリッド（Invalid）時間とし、上記タイミン
グ判定回路２において、バリッド時間ならびにインバリ
ッド時間の双方を測定する動作を説明する。
力波形における、クロック信号（ＣＫ）に同期して複数
サイクルに亘り積算した様子は、例えば図３に示すよう
に表される。図３において、データのレベルが変化する
データの遷移点には、ばらつきが生じてある広がりが存
在する。そこで、クロック信号の立ち上がりからデータ
が確定するまでの時間で最も遅いケースの時間をバリッ
ド（Valid）時間とし、クロック信号の立ち上がりから
データが不確定になるまでの時間で最も早いケースの時
間をインバリッド（Invalid）時間とし、上記タイミン
グ判定回路２において、バリッド時間ならびにインバリ
ッド時間の双方を測定する動作を説明する。
【００１４】まず、バリッド時間のスキュー測定につい
て、図４のタイミングチャートを参照して説明する。バ
リッド時間を測定する場合には、確実にデータが確定し
ているタイミングに第２のストローブ信号を固定する。
一方、第１のストローブ信号は測定毎にタイミングをシ
フトし、データの遷移点を横切るようにスイープさせ
る。このようなタイミングに対して、タイミング判定回
路２では、第１のストローブ信号のタイミングでレジス
タ２１に取り込まれて保持されたデータと、第２のスト
ローブ信号のタイミングのデータがゲート回路２２で比
較されて、両者が一致しているか否かが判定される。第
２のストローブ信号のタイミングでは、確実にデータが
確定しているので、第１のストローブ信号のタイミング
において、第２のストローブ信号のタイミングと同じデ
ータ（すなわち正しいデータ）が出力されているか否か
が判定されていることと同じである。したがって、正し
いデータが出力されず比較された両者のデータが不一致
の場合には、フェール（図４にＮＧで示す）となり、フ
ェール（FAIL）信号がハイレベルとなる。ハイレベルの
フェール信号はＦ／Ｆ２４に入力され、フェール信号が
一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態
となり、フェールの測定結果がＦ／Ｆ２４から出力され
て、バリッド時間の測定テストにおけるトータルのテス
ト結果が判定されることになる。このような測定を、第
１のストローブ信号を少しずつスイープしながら繰り返
し行い、それぞれのデータの判定結果を調べることによ
り、それぞれのデータ間でのバリッド時間のスキューを
測定することが可能となる。
て、図４のタイミングチャートを参照して説明する。バ
リッド時間を測定する場合には、確実にデータが確定し
ているタイミングに第２のストローブ信号を固定する。
一方、第１のストローブ信号は測定毎にタイミングをシ
フトし、データの遷移点を横切るようにスイープさせ
る。このようなタイミングに対して、タイミング判定回
路２では、第１のストローブ信号のタイミングでレジス
タ２１に取り込まれて保持されたデータと、第２のスト
ローブ信号のタイミングのデータがゲート回路２２で比
較されて、両者が一致しているか否かが判定される。第
２のストローブ信号のタイミングでは、確実にデータが
確定しているので、第１のストローブ信号のタイミング
において、第２のストローブ信号のタイミングと同じデ
ータ（すなわち正しいデータ）が出力されているか否か
が判定されていることと同じである。したがって、正し
いデータが出力されず比較された両者のデータが不一致
の場合には、フェール（図４にＮＧで示す）となり、フ
ェール（FAIL）信号がハイレベルとなる。ハイレベルの
フェール信号はＦ／Ｆ２４に入力され、フェール信号が
一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態
となり、フェールの測定結果がＦ／Ｆ２４から出力され
て、バリッド時間の測定テストにおけるトータルのテス
ト結果が判定されることになる。このような測定を、第
１のストローブ信号を少しずつスイープしながら繰り返
し行い、それぞれのデータの判定結果を調べることによ
り、それぞれのデータ間でのバリッド時間のスキューを
測定することが可能となる。
【００１５】次に、インバリッド時間のスキュー測定に
ついて、図５のタイミングチャートを参照して説明す
る。インバリッド時間を測定する場合には、確実にデー
タが確定しているタイミングに第１のストローブ信号を
固定する。一方、第２のストローブ信号は測定毎にタイ
ミングをシフトし、データの遷移点を横切るようにスイ
ープさせる。このようなタイミングに対して、タイミン
グ判定回路２では、第１のストローブ信号のタイミング
でレジスタ２１に取り込まれて保持されたデータと、第
２のストローブ信号のタイミングのデータがゲート回路
２２で比較されて、両者が一致しているか否かが判定さ
れる。第１のストローブ信号のタイミングでは、確実に
データが確定しているので、第２のストローブ信号のタ
イミングにおいて、第１のストローブ信号のタイミング
と同じデータ（すなわち正しいデータ）が出力されてい
るか否かが判定されていることと同じである。したがっ
て、正しいデータが出力されず比較された両者のデータ
が不一致の場合には、フェール（図５にＮＧで示す）と
なり、フェール（FAIL）信号がハイレベルとなる。ハイ
レベルのフェール信号はＦ／Ｆ２４に入力され、フェー
ル信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセ
ット状態となり、フェールの測定結果がＦ／Ｆ２４から
出力されて、インバリッド時間の測定テストにおけるト
ータルのテスト結果が判定されることになる。このよう
な測定を、第２のストローブ信号を少しずつスイープし
ながら繰り返し行い、それぞれのデータの判定結果を調
べることにより、それぞれのデータ間でのインバリッド
時間のスキューを測定することが可能となる。
ついて、図５のタイミングチャートを参照して説明す
る。インバリッド時間を測定する場合には、確実にデー
タが確定しているタイミングに第１のストローブ信号を
固定する。一方、第２のストローブ信号は測定毎にタイ
ミングをシフトし、データの遷移点を横切るようにスイ
ープさせる。このようなタイミングに対して、タイミン
グ判定回路２では、第１のストローブ信号のタイミング
でレジスタ２１に取り込まれて保持されたデータと、第
２のストローブ信号のタイミングのデータがゲート回路
２２で比較されて、両者が一致しているか否かが判定さ
れる。第１のストローブ信号のタイミングでは、確実に
データが確定しているので、第２のストローブ信号のタ
イミングにおいて、第１のストローブ信号のタイミング
と同じデータ（すなわち正しいデータ）が出力されてい
るか否かが判定されていることと同じである。したがっ
て、正しいデータが出力されず比較された両者のデータ
が不一致の場合には、フェール（図５にＮＧで示す）と
なり、フェール（FAIL）信号がハイレベルとなる。ハイ
レベルのフェール信号はＦ／Ｆ２４に入力され、フェー
ル信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセ
ット状態となり、フェールの測定結果がＦ／Ｆ２４から
出力されて、インバリッド時間の測定テストにおけるト
ータルのテスト結果が判定されることになる。このよう
な測定を、第２のストローブ信号を少しずつスイープし
ながら繰り返し行い、それぞれのデータの判定結果を調
べることにより、それぞれのデータ間でのインバリッド
時間のスキューを測定することが可能となる。
【００１６】このように、上記実施形態においては、テ
スタ装置の測定精度を上回るような極微小のデータ間ス
キューの測定が可能となる。また、第１及び第２のスト
ローブ信号の２つのタイミングにより各サイクルでのデ
ータのタイミングを常にタイミング判定回路２において
判定し、測定のトータルの結果を出力しているので、複
数サイクル中でのデータ間スキューのワースト値を測定
することができる。
スタ装置の測定精度を上回るような極微小のデータ間ス
キューの測定が可能となる。また、第１及び第２のスト
ローブ信号の２つのタイミングにより各サイクルでのデ
ータのタイミングを常にタイミング判定回路２において
判定し、測定のトータルの結果を出力しているので、複
数サイクル中でのデータ間スキューのワースト値を測定
することができる。
【００１７】図６はタイミング判定回路２の他の実施形
態に係る構成を示す図である。図６において、この実施
形態のタイミング判定回路２は、入力（ＩＮ）を受けて
第１のストローブ信号（ＳＴＲＢ１）に同期して取り込
み保持するレジスタ２５と、入力（ＩＮ）を受けて第２
のストローブ信号（ＳＴＲＢ２）に同期して取り込み保
持するレジスタ２６と、レジスタ２５、２６の出力を受
ける排他的論理和のゲート回路２７と、第２のストロー
ブ信号を遅延する遅延回路（Delay ）２８と、ゲート回
路２７の出力を受けて遅延回路２８の出力に同期して取
り込み保持するレジスタ２９と、レジスタ２９の出力を
受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）３０を備え
て構成されている。このような構成の特徴とするところ
は、第１及び第２のストローブ信号のタイミングは、先
の実施形態と同様のタイミングとし、先の実施形態に比
べて、ゲート回路２７で比較するデータを一旦レジスタ
２５，２６に取り込み保持する構成を採用しており、測
定動作は先の実施形態と同様である。
態に係る構成を示す図である。図６において、この実施
形態のタイミング判定回路２は、入力（ＩＮ）を受けて
第１のストローブ信号（ＳＴＲＢ１）に同期して取り込
み保持するレジスタ２５と、入力（ＩＮ）を受けて第２
のストローブ信号（ＳＴＲＢ２）に同期して取り込み保
持するレジスタ２６と、レジスタ２５、２６の出力を受
ける排他的論理和のゲート回路２７と、第２のストロー
ブ信号を遅延する遅延回路（Delay ）２８と、ゲート回
路２７の出力を受けて遅延回路２８の出力に同期して取
り込み保持するレジスタ２９と、レジスタ２９の出力を
受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）３０を備え
て構成されている。このような構成の特徴とするところ
は、第１及び第２のストローブ信号のタイミングは、先
の実施形態と同様のタイミングとし、先の実施形態に比
べて、ゲート回路２７で比較するデータを一旦レジスタ
２５，２６に取り込み保持する構成を採用しており、測
定動作は先の実施形態と同様である。
【００１８】図１に示す実施形態では、インバリッド時
間の測定において、第２のストローブ信号に同期してゲ
ート回路２２の出力を取り込み保持する構成を採用して
いるので、それぞれのデータに対応したゲート回路２２
に、製造上のスピードのばらつきがあると、同一条件に
おいてそれぞれのデータのインバリッド時間を測定する
ことができなくなり、測定精度を損なうおそれがあっ
た。これに対して、図６に示すこの実施形態の構成で
は、ゲート回路２２で比較する双方のデータをレジスタ
２５、２６に保持しているので、ゲート回路２７のスピ
ードのばらつきの影響を受けることなく測定を実施する
ことが可能となる。
間の測定において、第２のストローブ信号に同期してゲ
ート回路２２の出力を取り込み保持する構成を採用して
いるので、それぞれのデータに対応したゲート回路２２
に、製造上のスピードのばらつきがあると、同一条件に
おいてそれぞれのデータのインバリッド時間を測定する
ことができなくなり、測定精度を損なうおそれがあっ
た。これに対して、図６に示すこの実施形態の構成で
は、ゲート回路２２で比較する双方のデータをレジスタ
２５、２６に保持しているので、ゲート回路２７のスピ
ードのばらつきの影響を受けることなく測定を実施する
ことが可能となる。
【００１９】図７はタイミング判定回路の更に他の実施
形態に係る構成を示す図であり、図８は図７に示す構成
におけるバリッド時間の測定時の動作タイミングチャー
トを示す図であり、図９は図７に示す構成におけるイン
バリッド時間の測定時の動作タイミングチャートを示す
図である。
形態に係る構成を示す図であり、図８は図７に示す構成
におけるバリッド時間の測定時の動作タイミングチャー
トを示す図であり、図９は図７に示す構成におけるイン
バリッド時間の測定時の動作タイミングチャートを示す
図である。
【００２０】この実施形態の特徴とするところは、図６
に示す実施形態に比べて、図６のレジスタ２５をストロ
ーブ信号（ＳＴＲＢ）の立ち上がりエッジに同期したレ
ジスタ４１に代え、図６に示すレジスタ２６をストロー
ブ信号の立ち下がりエッジに同期したレジスタ４２に代
え、図６の遅延回路２８をストローブ信号を遅延する遅
延回路４３とし、図６のレジスタ２９を遅延回路４３の
出力の立ち下がりエッジ、すなわち遅延されたストロー
ブ信号の立ち下がりエッジに同期したレジスタ４４に代
え、ストローブ信号の立ち上がりエッジを前述した第１
のストローブ信号と同等に機能するものとし、ストロー
ブ信号の立ち下がりエッジを前述した第２のストローブ
信号と同等に機能するものとし、図８ならびに図９に示
すように、１つのストローブ信号で図６に示す実施形態
と同様の測定動作を実現したことにある。したがって、
このような実施形態においては、図６に示す実施形態に
比べて、構成を大型化ならびに複雑化することなく、ス
トローブ信号を削減して同様の効果を得ることができ
る。
に示す実施形態に比べて、図６のレジスタ２５をストロ
ーブ信号（ＳＴＲＢ）の立ち上がりエッジに同期したレ
ジスタ４１に代え、図６に示すレジスタ２６をストロー
ブ信号の立ち下がりエッジに同期したレジスタ４２に代
え、図６の遅延回路２８をストローブ信号を遅延する遅
延回路４３とし、図６のレジスタ２９を遅延回路４３の
出力の立ち下がりエッジ、すなわち遅延されたストロー
ブ信号の立ち下がりエッジに同期したレジスタ４４に代
え、ストローブ信号の立ち上がりエッジを前述した第１
のストローブ信号と同等に機能するものとし、ストロー
ブ信号の立ち下がりエッジを前述した第２のストローブ
信号と同等に機能するものとし、図８ならびに図９に示
すように、１つのストローブ信号で図６に示す実施形態
と同様の測定動作を実現したことにある。したがって、
このような実施形態においては、図６に示す実施形態に
比べて、構成を大型化ならびに複雑化することなく、ス
トローブ信号を削減して同様の効果を得ることができ
る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
テスタ装置の測定精度を上回るような極微小のデータ間
スキューの測定が可能となる。また、１つ又は２つのタ
イミングにより各サイクルでのデータのタイミングを常
にタイミング判定回路により判定し、トータルのテスト
結果を出力するので、複数サイクル中でのデータ間スキ
ューのワースト値を測定することができる。
テスタ装置の測定精度を上回るような極微小のデータ間
スキューの測定が可能となる。また、１つ又は２つのタ
イミングにより各サイクルでのデータのタイミングを常
にタイミング判定回路により判定し、トータルのテスト
結果を出力するので、複数サイクル中でのデータ間スキ
ューのワースト値を測定することができる。
【図１】本発明の一実施形態に係る半導体記憶装置の概
略構成を示す図である。
略構成を示す図である。
【図２】タイミング判定回路の構成を示す図である。
【図３】データの遷移点のばらつきの様子を示す図であ
る。
る。
【図４】バリッド時間の測定時のタイミングチャートを
示す図である。
示す図である。
【図５】インバリッド時間の測定時のタイミングチャー
トを示す図である。
トを示す図である。
【図６】タイミング判定回路の他の構成を示す図であ
る。
る。
【図７】タイミング判定回路の他の構成を示す図であ
る。
る。
【図８】図７に示す構成におけるバリッド時間の測定時
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
【図９】図７に示す構成におけるインバリッド時間の測
定時のタイミングチャートを示す図である。
定時のタイミングチャートを示す図である。
【図１０】従来のデータ間スキュー測定回路を有する半
導体記憶装置の構成を示す図である。
導体記憶装置の構成を示す図である。
【図１１】図１０に示す半導体記憶装置の動作タイミン
グチャートを示す図である。
グチャートを示す図である。
１ 記憶装置のコア部 ２ タイミング判定回路 ３ バウンダリスキャンテスト回路 １１，３３ バッファ １２，２１，２３，２５，２６，２９，３２，４１，４
２，４４ レジスタ １３ メモリアレイ ３１ セレクタ ２２，２７ ゲート回路 ２４，３０ フリップフロップ ２８，４３ 遅延回路
２，４４ レジスタ １３ メモリアレイ ３１ セレクタ ２２，２７ ゲート回路 ２４，３０ フリップフロップ ２８，４３ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３４１Ｄ
Claims (9)
- 【請求項１】 外部から供給されるクロック信号に同期
して動作する同期型の半導体記憶装置において、 前記記憶装置から出力される出力データを受けて、第１
のタイミングにおける前記出力データと、前記第１のタ
イミングとは異なる第２のタイミングにおける前記出力
データとを比較し、その一致／不一致を判定する動作
を、前記クロック信号に同期した動作サイクル毎に繰り
返し行うタイミング判定回路を具備することを特徴とす
る半導体記憶装置。 - 【請求項２】 前記タイミング判定回路は、前記第１の
タイミングにおける前記出力データと、前記第２のタイ
ミングにおける前記出力データとが一度でも不一致と判
定された場合には、不一致の判定結果を出力することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記タイミング判定回路は、 前記第１のタイミングに同期して前記出力データを取り
込み保持する第１のレジスタと、 前記第１のレジスタに保持された前記出力データと、前
記記憶装置に与えられる前記出力データとを比較する論
理ゲートと、 前記論理ゲートの出力を、前記第２のタイミングに同期
して取り込み保持する第２のレジスタと、 前記第２のレジスタの出力を受けてセットされ、不一致
の判定結果を保持出力するフリップフロップ回路と、 を具備することを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】 前記タイミング判定回路は、 前記第１のタイミングに同期して前記出力データを取り
込み保持する第１のレジスタと、 前記第２のタイミングに同期して前記出力データを取り
込み保持する第２のレジスタと、 前記第２のタイミングを遅延して第３のタイミングを出
力する遅延回路と、 前記第１のレジスタに保持された前記出力データと、前
記第２のレジスタに保持された前記出力データとを比較
する論理ゲートと、 前記論理ゲートの出力を、前記第３のタイミングに同期
して取り込み保持する第３のレジスタと、 前記第３のレジスタの出力を受けてセットされ、不一致
の判定結果を保持出力するフリップフロップ回路と、 を具備することを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項５】 前記第１のタイミングは、出力データが
確定しているタイミングに設定され、前記第２のタイミ
ングを動作サイクル毎に変えることを特徴とする請求項
１乃至４記載の半導体記憶装置。 - 【請求項６】 前記第２のタイミングは、出力データが
確定しているタイミングに設定され、前記第１のタイミ
ングを動作サイクル毎に変えることを特徴とする請求項
１乃至４記載の半導体記憶装置。 - 【請求項７】 前記出力データに代えて前記クロック信
号を受ける前記タイミング判定回路を具備することを特
徴とする請求項１乃至６記載の半導体記憶装置。 - 【請求項８】 前記タイミング判定回路は、その判定結
果がバウンダリスキャンテスト回路のシフトレジスタに
出力されることを特徴とする請求項１乃至７記載の半導
体記憶装置。 - 【請求項９】 前記第１のタイミングは、タイミング信
号の立ち上がり又は立ち下がりエッジにより生成され、
前記第２のタイミングは、前記タイミング信号の立ち下
がり又は立ち上がりエッジにより生成されることを特徴
とする請求項１乃至８記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075950A JP4630478B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
| US10/077,898 US6931565B2 (en) | 2001-03-16 | 2002-02-20 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075950A JP4630478B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002279797A true JP2002279797A (ja) | 2002-09-27 |
| JP4630478B2 JP4630478B2 (ja) | 2011-02-09 |
Family
ID=18932958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001075950A Expired - Fee Related JP4630478B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6931565B2 (ja) |
| JP (1) | JP4630478B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159149A (ja) * | 2006-12-22 | 2008-07-10 | Oki Electric Ind Co Ltd | テスト回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8650470B2 (en) | 2003-03-20 | 2014-02-11 | Arm Limited | Error recovery within integrated circuit |
| US8185812B2 (en) * | 2003-03-20 | 2012-05-22 | Arm Limited | Single event upset error detection within an integrated circuit |
| FR2869430A1 (fr) * | 2004-04-27 | 2005-10-28 | St Microelectronics Sa | Controle de l'execution d'un algorithme par un circuit integre |
| US20060205455A1 (en) * | 2005-03-08 | 2006-09-14 | Rehco, Llc | Interactive controller with an integrated display and interface to a second controller with stand-alone display |
| US8171386B2 (en) * | 2008-03-27 | 2012-05-01 | Arm Limited | Single event upset error detection within sequential storage circuitry of an integrated circuit |
| US8161367B2 (en) * | 2008-10-07 | 2012-04-17 | Arm Limited | Correction of single event upset error within sequential storage circuitry of an integrated circuit |
| US8493120B2 (en) | 2011-03-10 | 2013-07-23 | Arm Limited | Storage circuitry and method with increased resilience to single event upsets |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024816B1 (ja) * | 1970-02-20 | 1975-08-19 | ||
| US4245212A (en) * | 1978-03-13 | 1981-01-13 | The United States Of America As Represented By The Secretary Of The Navy | Serial digital data decoder |
| DE3379192D1 (en) * | 1983-12-19 | 1989-03-16 | Itt Ind Gmbh Deutsche | Correction method for symbol errors in video/teletext signals |
-
2001
- 2001-03-16 JP JP2001075950A patent/JP4630478B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-20 US US10/077,898 patent/US6931565B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159149A (ja) * | 2006-12-22 | 2008-07-10 | Oki Electric Ind Co Ltd | テスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020131308A1 (en) | 2002-09-19 |
| US6931565B2 (en) | 2005-08-16 |
| JP4630478B2 (ja) | 2011-02-09 |
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