JPH11297097A

JPH11297097A - 半導体記憶装置

Info

Publication number: JPH11297097A
Application number: JP10091263A
Authority: JP
Inventors: Naoto Kii; 直人紀伊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-03
Filing date: 1998-04-03
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】動作周波数の遅い低速の試験装置における検
査時間を短縮する。【解決手段】外部クロック信号ＣＬＫと外部クロック
信号ＣＬＫを遅延回路１１６で遅延させ反転させた信号
とテストモード信号ＴＥＳＴ１を３入力ＡＮＤ回路１１
８に入力する構成によって立ち上がり検出回路１１０を
構成し、外部クロック信号ＣＬＫと外部クロック信号Ｃ
ＬＫを遅延回路１１７で遅延させ反転させた信号を２入
力ＮＯＲ回路１１９に入力する構成によって立ち下がり
検出回路１１１を構成する。そして、立ち上がり検出回
路１１０の出力ＣＬＫ２と立ち下がり検出回路１１１の
出力ＣＬＫ３を入力する２入力ＮＯＲ回路１２０で構成
されるクロック合成出力回路１１２によって外部クロッ
ク信号ＣＬＫの２倍の周波数の内部クロックを発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）やランバ
スＤＲＡＭ等のようなクロック同期型の半導体記憶装置
に関するもので、特にテスティングを高速で実行可能な
構成に関するものである。

【０００２】

【従来の技術】近年、システムの高速化に伴い、メモリ
においても、これまでのファーストページやＥＤＯタイ
プのＤＲＡＭに代わり、さらに高速なクロック同期型メ
モリ（シンクロナスＤＲＡＭやランバスＤＲＡＭなど）
の市場からの要求が強くなってきている。

【０００３】さらに、メモリ容量についても、現在１６
Ｍビットから６４Ｍビットへ移行しつつあり、１〜２年
後には２５６Ｍビット、あるいは１Ｇビットへと急速に
進むことが予想されている。そのような背景の中で、テ
スティングに関する設備についても、テスタ性能アップ
が必須となり、高額化が進んでいる。また、大容量化に
伴い検査時間も増大していくなど、課題が表面化してき
ている。そこで、いかに現有の設備を活かして設備投資
を低減させ、いかに検査時間の増加を抑えるかが今後の
テスティング工程で重要である。

【０００４】以降、従来のクロック同期型の半導体記憶
装置の例としてシンクロナスＤＲＡＭの構成および動作
について説明する。図４は従来のシンクロナスＤＲＡＭ
の構成を示すブロック図である。このシンクロナスＤＲ
ＡＭは、図４に示すように、メモリアレイ３と、メモリ
アレイ３をコントロールするロウ系制御回路１と、同じ
くカラム系制御回路２と、メモリアレイ３との間でデー
タの入出力を行う入出力回路４と、ＣＫＥ（クロックイ
ネーブル）コントロール回路５と、モードレジスタ６
と、２入力ＡＮＤ回路７とから構成されている。

【０００５】また、ＣＳは外部入力信号であるチップセ
レクト信号（もしくはその入力端子）、ＲＡＳは外部入
力信号であるロウアドレスストローブ信号（もしくはそ
の入力端子）、ＣＬＫは外部入力信号である外部クロッ
ク信号（もしくはその入力端子）、ＣＫＥは外部入力信
号であるクロックイネーブル信号（もしくはその入力端
子）、ＣＡＳは外部入力信号であるカラムアドレススト
ローブ信号（もしくはその入力端子）、ＷＥは外部入力
信号であるライトイネーブル信号（もしくはその入力端
子）、ＤＱはデータ入出力（もしくはその入出力端子）
である。なお、アドレス信号の入力端子は図示を省略し
ている。

【０００６】上記のロウ系制御回路１、カラム系制御回
路２および入出力制御回路４は、２入力ＡＮＤ回路７の
出力である内部クロックＩＣＬＫとモードレジスタ６の
出力ＭＯＤＥ１とにより制御される。内部クロックＩＣ
ＬＫは、２入力ＡＮＤ回路７とＣＫＥコントロール回路
５とにより生成される。具体的に説明すると、外部クロ
ック信号ＣＬＫは２入力ＡＮＤ回路７の一方の入力端と
ＣＫＥコントロール回路５とに加えられ、クロックイネ
ーブル信号ＣＫＥはＣＫＥコントロール回路５に加えら
れ、ＣＫＥコントロール回路５の出力ＩＣＫＥが２入力
ＡＮＤ回路７の他方の入力端に加えられ、２入力ＡＮＤ
回路７の出力が内部クロックＩＣＬＫとなる。

【０００７】上記の２入力ＡＮＤ回路７とＣＫＥコント
ロール回路５は、以下に説明するような製品仕様で要求
されるクロックマスク機能を実現するために設けられて
いる。すなわち、２入力ＡＮＤ回路７とＣＫＥコントロ
ール回路５によって、外部クロック信号ＣＬＫの立ち上
がり時に、クロックイネーブル信号ＣＫＥが“Ｈ”レベ
ルとなっておれば、次のサイクルの内部クロックＩＣＬ
Ｋを発生させる。一方、外部クロック信号ＣＬＫの立ち
上がり時に、クロックイネーブル信号ＣＫＥが“Ｌ”レ
ベルとなっておれば、次のサイクルの内部クロックＩＣ
ＬＫを発生させない。

【０００８】上記のクロックイネーブル信号ＣＫＥは、
クロックマスク機能を実現するために用いられる信号で
あり、外部クロックＣＬＫの立ち上がり時のレベルによ
って、以下の動作を制御する。すなわち、“Ｌ”レベル
時は、次サイクルの内部クロックＩＣＬＫを発生させ
ず、“Ｈ”レベル時は、次サイクルの内部クロックＩＣ
ＬＫを発生させるように、２入力ＡＮＤ回路７とＣＫＥ
コントロール回路５の動作を制御する。

【０００９】上記のモードレジスタ６は、メモリの動作
を決定するためのレジスタであり、このモードレジスタ
６の出力ＭＯＤＥ１は、数ビットのバス信号であり、こ
の信号をデコードした結果により、幾つかのメモリの動
作モードが切り替えられる。具体的に説明すると、モー
ドレジスタ６の出力バス信号ＭＯＤＥ１のデコード結果
により、ロウ系制御回路１は、活性化ブロックの数を切
り替え、カラム系制御回路２は、アドレスカウンタのカ
ウント数を切り替え、入出力制御回路４は、１回のＣＡ
Ｓアクセスで取り込むデータの幅を切り替える。

【００１０】図５はＣＫＥコントロール回路５の具体構
成を示すブロック図である。このＣＫＥコントロール回
路５は、Ｄフリップフロップ３０により構成され、外部
クロック信号ＣＬＫはＤフリップフロップ３０のクロッ
ク入力端に加えられ、クロックイネーブル信号ＣＫＥは
Ｄフリップフロップ３０のＤ（データ）入力端に加えら
れ、Ｄフリップフロップ３０のＱ出力がＣＫＥコントロ
ール回路５の出力ＩＣＫＥとなる。つまり、このＣＫＥ
コントロール回路５は、クロックイネーブル信号ＣＫＥ
を外部クロック信号ＣＬＫによってラッチする機能を有
する。

【００１１】図７に従来例のシンクロナスＤＲＡＭの基
本的なタイミングチャートを示す。図７には、チップセ
レクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、
カラムアドレスストローブ信号ＣＡＳ、ライトイネーブ
ル信号ＷＥ、外部クロック信号ＣＬＫ、クロックイネー
ブル信号ＣＫＥ、内部クロックＩＣＬＫおよびデータ入
出力ＤＱの各タイミングが示されている。この中で、チ
ップセレクト信号ＣＳ、ロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイ
ネーブル信号ＷＥ等の制御信号、およびデータ入出力Ｄ
Ｑは、外部クロック信号ＣＬＫに同期して取り込まれ、
あるいは出力される。

【００１２】図７の例は、１回のアクセスサイクルを示
している。からまでが１回のサイクルである。サ
イクルで、チップセレクト信号ＣＳおよびロウアドレス
ストローブＲＡＳが“Ｌ”レベル時に外部クロック信号
ＣＬＫの立ち上がりが来ているので、ロウ系制御回路１
によるロウ系動作がスタートする。また、サイクルで
チップセレクト信号ＣＳ、カラムアドレスストロープ信
号ＣＡＳおよびライトイネーブル信号ＷＥが“Ｌ”レベ
ル時に外部クロック信号ＣＬＫの立ち上がりが来ている
ので、カラム系制御回路２によるカラム系動作がスター
トし、同時にそのサイクルで取り込んだデータＷ０を入
出力制御回路４によってメモリアレイ３の内部に取り込
む。その後、サイクルで、チップセレクト信号ＣＳ、
ロウアドレスストローブ信号ＲＡＳおよびライトイネー
ブル信号ＷＥが“Ｌ”レベル時に外部クロック信号ＣＬ
Ｋの立ち上がりが来ているので、ロウ系動作エンド信号
が発生し、１サイクル後のサイクル目で、ロウ系制御
回路１によるロウ系動作が完了する。

【００１３】なお、カラム系動作の完了時点は、シンク
ロナスＤＲＡＭの動作によって異なる。このシンクロナ
スＤＲＡＭには、一つのＣＡＳアドレス入力に対して、
バースト長１，２，４，８，Ｆｕｌｌ（カラムアドレス
の最大値）ワード分のデータをクロックに同期して取り
込む動作モードがあり、この動作モードをモードレジス
タ６により、電気的にプログラムすることが可能であ
る。例えばライト時は、このバースト長のサイクルでカ
ラム系の動作が完了する。なお、従来の汎用ＤＲＡＭは
バースト長が１のみである。

【００１４】ここで、外部クロック信号ＣＬＫのレート
（周期）をｒ（ｎｓ）、１ビットデータをアクセスする
ためのサイクル数をｔＲＣとすると、１ビットデータを
アクセスするのに必要な時間ｔ１は、ｔ１＝ｔＲＣ×ｒ（ｎｓ）となる。したがって、ｎビットのデータをアクセスする
ための時間ｔａは、ｔａ＝ｎ×ｔ１＝ｎ×ｔＲＣ×ｒ（ｎｓ）となる。よって、外部クロック信号ＣＬＫのレートｒ
（ｎｓ）が、遅くなるほどトータルのアクセス時間が増
加してしまう。

【００１５】検査装置のレートは、外部クロック信号Ｃ
ＬＫのレートｒ（ｎｓ）と同等であるので、低速検査装
置における検査時間は非常に長くなってしまい、生産能
力の低下をきたし、コスト増にもつながってしまう。上
記の検査装置のレートとは、デバイスに印加する信号の
発生において、例えばクロック信号の１周期のことを意
味する。メモリの検査は、このクロック信号に同期し
て、アドレスや入力信号、データを取り込み、メモリ内
部へのデータの書き込みやメモリ内部からのデータの読
み出しが行われ、この読み出したデータと、検査装置内
で発生した期待値を比較することにより、パス／フェイ
ル判定を行う。よって、検査装置のレート（クロック信
号の周期）が遅くなるほど、データの書き込みや読み出
しも遅くなる。

【００１６】

【発明が解決しようとする課題】半導体製品において
は、製品の特性の良否を判定するためにウエハの状態や
パッケージングした後に検査を実施するが、上記従来の
構成では、検査装置のレートが検査時間に大きく依存し
てしまうため、レートが低速な検査装置においては、検
査時間が増大し生産能力の低下をきたしてしまう。その
ため、生産能力を維持するためには、高額な高速検査装
置等の設備投資が必要となる。

【００１７】なお、検査装置では、メモリに印加する信
号、例えばクロック信号（パルス信号）において、１ク
ロック（１パルス）を発生する期間をレートと呼んでお
り、このレートが検査装置よって異なる。現在最も速い
もので２５０ＭHzレートであり、遅いものでは１ＭHz程
度のものまで存在する。メモリに１ビットのデータを書
いたり、読んだりするのは、上記の例えば１レート内で
実施される。よって、１Ｍビットのメモリにデータを書
く場合、２５０ＭHzレート（４ｎｓ）の高速の検査装置
と１ＭHzレート（１μｓ）の低速の検査装置のそれぞれ
でのトータル書き込み時間は高速：１Ｍビット×４ｎｓ＝４ｍｓ低速：１Ｍビット×１μｓ＝１ｓとなり、この場合、２５０倍の検査時間の差が発生す
る。

【００１８】本発明の目的は、低速な検査装置において
も従来よりも検査時間の増加を抑えることを可能とする
クロック同期型の半導体記憶装置を提供することであ
る。

【００１９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体記憶装置は、テストモード時におけ
る制御信号、アドレス信号およびデータ信号を含む外部
入力信号を取り込みを、外部クロック信号の片方のエッ
ジ（例えば、立ち上がりエッジ）に同期して行うのでは
なく、外部クロック信号の両方のエッジ（立ち上がりエ
ッジおよび立ち下がりエッジ）に同期して行うための外
部クロック信号より高速の内部クロック、あるいは外部
クロック信号以外の他の外部入力信号を利用し、その立
ち上がりエッジもしくは立ち下がりエッジまたはそれら
の両方に同期して行うための外部クロック信号より高速
の内部クロック、あるいは、外部クロック信号の片方ま
たは両方のエッジと外部クロック信号以外の他の外部入
力信号の片方または両方のエッジに同期して行うための
外部クロック信号より高速の内部クロックを発生する内
部クロック発生回路を設け、テストモード時には、内部
クロック発生回路から出力される外部クロック信号より
高速の内部クロックを用いてメモリアクセスを行うよう
にしたものである。

【００２０】この構成によって、低速な検査装置におい
ても、従来よりも検査時間の大幅な短縮を図ることが可
能となる。つまり、通常のアクセス時に用いる外部クロ
ックの周波数よりも低い周波数しか発生できない低速な
検査装置であっても、半導体記憶装置の内部で高い周波
数を発生する（通常のアクセス時に用いる外部クロック
の周波数までの）ことにより、通常のアクセス時と同様
な動作を可能とするということである。

【００２１】ここで、外部クロック信号より高速の内部
クロックを用いてメモリアクセスを行うことによって、
低速な検査装置であっても、従来よりも検査時間の大幅
な短縮を図ることができる点について説明する。クロッ
ク同期式のメモリにおいて、１回のメモリへのアクセス
は、内部クロックのｎ倍（ｎは製品によって異なるが、
７〜１０程度）のサイクルで実施される。よって、内部
クロックの１周期の時間が、１回のメモリへのアクセス
時間に比例する。そのため、外部クロックの周期（検査
装置のクロック発生周期（レート）で、実力が決まる）
に対して、内部クロックの周期を短く（周波数を上げ
る）ことによって、１回のメモリへのアクセス時間も短
くすることができる。

【００２２】

【発明の実施の形態】本発明の半導体記憶装置は、外部
クロック信号に同期して、制御信号、アドレス信号およ
びデータ信号を含む外部入力信号を取り込む半導体記憶
装置であり、テストモード時に、外部クロック信号の立
ち上がりと立ち下がりとに同期して、制御信号、アドレ
ス信号およびデータ信号を含む外部入力信号を取り込む
ための外部クロック信号より高速の内部クロックを発生
する内部クロック発生手段を設けている。

【００２３】この場合、内部クロック発生手段は、例え
ば、外部クロック信号の立ち上がりを検出し、検出時に
ワンショットパルスを出力する立ち上がり検出手段と、
外部クロック信号の立ち下がりを検出し、検出時にワン
ショットパルスを出力する立ち下がり検出手段と、立ち
上がり検出手段および立ち下がり検出手段の出力を合成
するクロック合成出力手段とで構成される。

【００２４】また、上記の立ち上がり検出手段は、例え
ば外部クロック信号を遅延させる第１の遅延回路と、外
部クロック信号と外部クロック信号を第１の遅延回路で
遅延させ反転させた信号とを入力とするＡＮＤ回路で構
成される。また、立ち下がり検出手段は、例えば外部ク
ロック信号を遅延させる第２の遅延回路と、外部クロッ
ク信号と外部クロック信号を第２の遅延回路で遅延させ
反転させた信号とを入力とするＮＯＲ回路で構成され
る。また、クロック合成出力手段は、例えばＡＮＤ回路
の出力とＮＯＲ回路の出力とを入力とするＯＲ回路で構
成される。なお、第１および第２の遅延回路は共通化し
てもよい。

【００２５】この構成によると、テストモード時には、
外部クロック信号より高速の内部クロックで制御信号、
アドレス信号およびデータ信号を含む外部入力信号の取
り込みを行うことが可能であるため、低速な検査装置に
おいても、従来よりも検査時間の大幅な短縮を図ること
が可能である。本発明の他の半導体記憶装置は、外部ク
ロック信号に同期して、制御信号、アドレス信号および
データ信号を含む外部入力信号を取り込む半導体記憶装
置であり、テストモード時に、外部クロック信号以外の
外部入力信号に同期して、制御信号、アドレス信号およ
びデータ信号を含む外部入力信号を取り込むための外部
クロック信号より高速の内部クロックを発生する内部ク
ロック発生手段を設けている。

【００２６】この場合、内部クロック発生手段は、テス
トモード時に、外部クロック信号以外の外部入力信号と
ともに外部クロック信号に同期して、外部クロック信号
より高速の内部クロックを発生するように構成してもよ
い。また、内部クロック発生手段は、例えば外部クロッ
ク信号と外部クロック信号以外の外部入力信号とを合成
するクロック合成入力手段で構成される。また、クロッ
ク合成入力手段は、例えば外部クロック信号と外部クロ
ック信号以外の外部入力信号とを入力とするＯＲ回路で
構成される。

【００２７】この構成によると、テストモード時には、
外部クロック信号より高速の内部クロックで制御信号、
アドレス信号およびデータ信号を含む外部入力信号の取
り込みを行うことが可能であるため、低速な検査装置に
おいても、従来よりも検査時間の大幅な短縮を図ること
が可能である。以下、本発明の実施の形態について、図
面を参照しながら説明する。

【００２８】図１は本発明の実施の形態のクロック同期
型の半導体記憶装置の例としてのシンクロナスＤＲＡＭ
の構成を示すブロック図である。このシンクロナスＤＲ
ＡＭは、図１に示すように、メモリアレイ１０３と、メ
モリアレイ１０３をコントロールするロウ系制御回路１
０１と、同じくカラム系制御回路１０２と、メモリアレ
イ１０３との間でデータの入出力を行う入出力制御回路
１０４と、外部クロック信号ＣＬＫおよび外部クロック
信号ＣＬＫ以外の外部入力信号であるクロックイネーブ
ル信号ＣＫＥを基にしてテストモード時に外部クロック
信号ＣＬＫより高速の内部クロックＩＣＬＫを出力する
内部クロック発生回路１００と、ＣＫＥ（クロックイネ
ーブル）コントロール回路１０６と、モードレジスタ１
０５とから構成されている。

【００２９】また、ＣＳは外部入力信号であるチップセ
レクト信号（もしくはその入力端子）、ＲＡＳは外部入
力信号であるロウアドレスストローブ信号（もしくはそ
の入力端子）、ＣＬＫは外部入力信号である外部クロッ
ク信号（もしくはその入力端子）、ＣＫＥは外部入力信
号であるクロックイネーブル信号（もしくはその入力端
子）、ＣＡＳは外部入力信号であるカラムアドレススト
ローブ信号（もしくはその入力端子）、ＷＥは外部入力
信号であるライトイネーブル信号（もしくはその入力端
子）、ＤＱはデータ入出力（もしくはその入出力端子）
である。なお、アドレス信号の入力端子は図示を省略し
ている。

【００３０】上記のロウ系制御回路１、カラム系制御回
路２および入出力制御回路４は、内部クロック発生回路
１００の出力である内部クロックＩＣＬＫとモードレジ
スタ１０５の出力ＭＯＤＥ１とにより制御される。内部
クロックＩＣＬＫは、内部クロック発生回路１００とＣ
ＫＥコントロール回路１０６とモードレジスタ１０５と
により生成される。具体的に説明すると、外部クロック
信号ＣＬＫは内部クロック発生回路１００とＣＫＥコン
トロール回路１０６とに加えられ、クロックイネーブル
信号ＣＫＥはＣＫＥコントロール回路１０６に加えら
れ、モードレジスタ１０５から出力されるテストモード
信号ＴＥＳＴ１はＣＫＥコントロール回路１０６と内部
クロック発生回路１００とに加えられ、ＣＫＥコントロ
ール回路１０６５の出力ＩＣＫＥが内部クロック発生回
路１００に加えられ、内部クロック発生回路１００の出
力が内部クロックＩＣＬＫとなる。

【００３１】この場合、モードレジスタ１０５から出力
されるテストモード信号ＴＥＳＴ１が“Ｌ”レベルのと
きは、外部クロック信号ＣＬＫの立ち上がりと同期した
内部クロックＩＣＬＫが内部クロック発生回路１００か
ら発生する。ただし、ＣＫＥコントロール回路１０６が
外部クロック信号ＣＬＫによってクロックイネーブル信
号ＣＫＥをラッチし、その出力ＩＣＫＥを内部クロック
発生回路１００を供給するので、クロックイネーブル信
号ＣＫＥが抜けたときには、内部クロックＩＣＬＫも抜
けることになる。

【００３２】また、テストモード信号ＴＥＳＴ１が
“Ｈ”レベルのときは、外部クロック信号ＣＬＫとクロ
ックイネーブル信号ＣＫＥの立ち上がりおよび立ち下が
りに同期した内部クロックＩＣＬＫ（外部クロック信号
ＣＬＫの４倍の周波数）が内部クロック発生回路１００
から発生する。このとき、ＣＫＥコントロール回路１０
６に“Ｈ”レベルのテストモード信号ＴＥＳＴ１が加え
られているので、クロックイネーブル信号ＣＫＥの状態
にかかわらず、ＣＫＥコントロール回路１０６の出力Ｉ
ＣＫＥが“Ｈ”レベルの状態を維持し、内部クロックＩ
ＣＬＫが抜けることはない。

【００３３】図２は、図１に示した内部クロック発生回
路１００の具体構成を示すブロック図である。内部クロ
ック発生回路１００は、クロック合成入力回路１１３と
立ち上がり検出回路１１０と立ち下がり検出回路１１１
とクロック合成出力回路１１２とから構成される。図２
の回路においては、外部クロック信号ＣＬＫが３ステー
トバッファ１２１の入力端および２入力ＮＯＲ回路１２
３の一方の入力端に加えられ、クロックイネーブル信号
ＣＫＥが２入力ＮＯＲ回路１２３の他方の入力端に加え
られる。また、２入力ＮＯＲ回路１２３の出力が３ステ
ートインバータ１２２の入力端に加えられ、３ステート
インバータ１２２の出力端と３ステートバッファ１２１
の出力端とが共通接続される。

【００３４】３ステートインバータ１２２の出力端と３
ステートバッファ１２１の出力端とが共通されたノード
に現れる信号、つまりクロック合成入力回路１１３の出
力信号をＣＬＫ１とすると、この信号ＣＬＫ１は、３入
力ＡＮＤ回路１１８の第１入力端と遅延回路１１６，１
１７の入力端と２入力ＮＯＲ回路１１９の一方の入力端
とに加えられる。また、遅延回路１１６の出力が３入力
ＡＮＤ回路１１８の第２入力端に加えられ、遅延回路１
１７の出力が２入力ＮＯＲ回路１１９の他方の入力端に
加えられる。

【００３５】３入力ＡＮＤ回路１１８の出力ＣＬＫ２が
３ステートバッファ１１４の入力端と２入力ＮＯＲ回路
１２０の一方の入力端とに加えられ、２入力ＮＯＲ回路
１１９の出力ＣＬＫ３が２入力ＮＯＲ回路１２０の他方
の入力端に加えられ、２入力ＮＯＲ回路１２０の出力が
３ステートインバータ１１５の入力端に加えられ、３ス
テートインバータ１１５の出力端と３ステートバッファ
１１４の出力端とが共通接続される。

【００３６】３ステートインバータ１１５の出力端と３
ステートバッファ１１４の出力端とが共通接続されたノ
ードに現れる信号、つまりクロック合成入力回路１１２
の出力信号を内部クロックＩＣＬＫとする。また、ＣＫ
Ｅコントロール回路１０６の出力信号ＩＣＫＥは、３入
力ＡＮＤ回路１１８の第２入力端に加えられる。

【００３７】また、モードレジスタ１０５の出力信号で
あるテストモード信号ＴＥＳＴ１は、３ステートバッフ
ァ１２１，１１４のコントロールゲートとインバータ１
２４の入力端に加えられ、インバータ１２４の出力が３
ステートインバータ１２３，１１５のコントロールゲー
トに加えられる。ここで、上記のクロック発生回路１０
０の動作について説明する。テストモード信号ＴＥＳＴ
１が“Ｌ”レベル（テストモードではない通常動作モー
ド）のときには、３ステートバッファ１２１，１１４が
イネーブル状態で、３ステートインバータ１２２，１１
５がハイインピーダンス状態である。

【００３８】このときには、外部クロック信号ＣＬＫが
３ステートバッファ１２１を通してクロック合成入力回
路１１３の出力信号ＣＬＫ１として出力される。このク
ロック合成入力回路１１３の出力信号ＣＬＫ１が立ち上
がり検出回路１１０と立ち下がり検出回路１１１とに入
力される。なお、このとき、クロック合成入力回路１１
３では、外部クロック信号ＣＬＫとクロックイネーブル
信号ＣＫＥとの否定論理積が２入力ＮＯＲ回路１２３で
とられることで、外部クロック信号ＣＬＫとクロックイ
ネーブル信号ＣＫＥとが合成されるが、３ステートイン
バータ１２２がハイインピーダンス状態であるため、ク
ロック合成入力回路１１３から出力されることはない。

【００３９】立ち上がり検出回路１１０では、クロック
合成入力回路１１３の出力信号ＣＬＫ１とこの出力信号
ＣＬＫ１を遅延回路１１６で遅延して反転した信号とＣ
ＫＥコントロール回路１０６の出力信号ＩＣＫＥとの論
理積が３入力ＡＮＤ回路１１８でとられることにより、
ＣＫＥコントロール回路１０６の出力信号ＩＣＫＥが
“Ｈ”レベルであるときに限り、クロック合成入力回路
１１３の出力信号ＣＬＫ１の立ち上がりに同期してワン
ショットパルスが発生する。また、立ち下がり検出回路
１１１では、クロック合成入力回路１１３の出力信号Ｃ
ＬＫ１とこの出力信号ＣＬＫ１を遅延回路１１７で遅延
して反転した信号との否定論理和がとられることによ
り、クロック合成入力回路１１３の出力信号ＣＬＫ１の
立ち下がりに同期してワンショットパルスが発生する。

【００４０】上記の立ち上がり検出回路１１０では、３
入力ＡＮＤ回路１１８に、ＣＫＥコントロール回路１０
６の出力信号ＩＣＫＥを加えることにより、ＣＫＥコン
トロール回路１０６の出力信号ＩＣＫＥが“Ｈ”レベル
であるときに限り、クロック合成入力回路１１３の出力
信号ＣＬＫ１の立ち上がりに同期してワンショットパル
スが発生するようにしているが、その理由について以下
で説明する。

【００４１】これは、製品の仕様において、外部入力信
号であるクロックイネーブル信号ＣＫＥのレベルによっ
て、内部クロックＩＣＬＫを発生させたり、発生させな
い機能が要求されており、この機能を実現するために上
記のような構成としている。すわなち、立ち上がり検出
を行うか、行わないかを決定するために、ＣＫＥコント
ロール回路１０６の出力信号ＩＣＫＥを３入力ＡＮＤ回
路１１８に加えて、内部クロックＩＣＬＫの発生を制御
している。したがって、製品の仕様によって、この機能
が不要な場合は、ＣＫＥコントロール回路１０６の出力
信号ＩＣＫＥを加えずに、常に“Ｈ”レベルに固定すれ
ばよく、その場合には、２入力ＡＮＤ回路でもよい。

【００４２】クロック合成出力回路１１２では、立ち上
がり検出回路１１０の出力ＣＬＫ２が３ステートバッフ
ァ１１４を通して内部クロックＩＣＬＫとして出力され
る。なお、このときに、立ち上がり検出回路１１０の出
力ＣＬＫ２と立ち下がり検出回路１１１の出力ＣＬＫ３
との否定論理積が２入力ＮＯＲ回路１２０でとられるこ
とにより、立ち上がり検出回路１１０の出力ＣＬＫ２と
立ち下がり検出回路１１１の出力ＣＬＫ３とが合成され
るが、３ステートインバータ１１５がハイインピーダン
ス状態であるため、クロック合成出力回路１１２から出
力されることはない。

【００４３】一方、テストモード信号ＴＥＳＴ１が
“Ｈ”レベル（テストモード）のときには、３ステート
バッファ１２１，１１４がハイインピーダンス状態で、
３ステートインバータ１２２，１１５がイネーブル状態
である。このときには、外部クロック信号ＣＬＫとクロ
ックイネーブル信号ＣＫＥとの否定論理積が２入力ＮＯ
Ｒ回路１２３でとられることで、外部クロック信号ＣＬ
Ｋとクロックイネーブル信号ＣＫＥとが合成され、３ス
テートインバータ１２２で反転された後、クロック合成
入力回路１１３の出力信号ＣＬＫ１として出力される。
このクロック合成入力回路１１３の出力信号ＣＬＫ１が
立ち上がり検出回路１１０と立ち下がり検出回路１１１
とに入力される。なお、このとき、３ステートバッファ
１２１がハイインピーダンス状態であるため、外部クロ
ック信号ＣＬＫがそのまま出力されることはない。

【００４４】立ち上がり検出回路１１０では、クロック
合成入力回路１１３の出力信号ＣＬＫ１とこの出力信号
ＣＬＫ１を遅延回路１１６で遅延して反転した信号とＣ
ＫＥコントロール回路１０６の出力信号ＩＣＫＥとの論
理積が３入力ＡＮＤ回路１１８でとられることにより、
ＣＫＥコントロール回路１０６の出力信号ＩＣＫＥが
“Ｈ”レベルであるときに限り、クロック合成入力回路
１１３の出力信号ＣＬＫ１の立ち上がりに同期してワン
ショットパルスが発生する。また、立ち下がり検出回路
１１１では、クロック合成入力回路１１３の出力信号Ｃ
ＬＫ１とこの出力信号ＣＬＫ１を遅延回路１１７で遅延
して反転した信号との否定論理和がとられることによ
り、クロック合成入力回路１１３の出力信号ＣＬＫ１の
立ち下がりに同期してワンショットパルスが発生する。

【００４５】クロック合成出力回路１１２では、立ち上
がり検出回路１１０の出力ＣＬＫ２と立ち下がり検出回
路１１１の出力ＣＬＫ３との否定論理積が２入力ＮＯＲ
回路１２０でとられることにより、立ち上がり検出回路
１１０の出力ＣＬＫ２と立ち下がり検出回路１１１の出
力ＣＬＫ３とが合成され、３ステートインバータ１１５
で反転された後、内部クロックＩＣＬＫとして出力され
る。なお、このとき、３ステートバッファ１１４がハイ
インピーダンス状態であるため、立ち上がり検出回路１
１０の出力ＣＬＫ２が出力されることはない。

【００４６】図３は、図１の半導体記憶装置におけるＣ
ＫＥコントロール回路１０６の具体構成を示すブロック
図である。このＣＫＥコントロール回路１０６は、Ｄフ
リップフロップ１３０と２入力ＯＲ回路１３１とで構成
され、外部クロック信号ＣＬＫがＤフリップフロップ１
３０のクロック入力端に加えられ、クロックイネーブル
信号ＣＫＥがＤフリップフロップ１３０のＤ入力端に加
えられ、Ｄフリップフロップ１３０のＱ出力が２入力Ｏ
Ｒ回路１３１の一方の入力端に加えられ、モードレジス
タ１０５から出力されるテストモード信号ＴＥＳＴ１が
２入力ＯＲ回路１３１の他方の入力端に加えられ、２入
力ＯＲ回路１３１の出力がＩＣＫＥとなる。

【００４７】このＣＫＥコントロール回路１０６は、テ
ストモード信号ＴＥＳＴ１が“Ｌ”レベル（通常動作モ
ード）のときは、従来例のＣＫＥコントロール回路５と
同様の動作をし、テストモード信号ＴＥＳＴ１が“Ｈ”
レベル（テストモード）のときは、Ｄフリップフロップ
１３０の出力に係わらず、つまり外部クロック信号ＣＬ
Ｋおよびクロックイネーブル信号ＣＫＥの状態に係わら
ず、出力ＩＣＫＥを“Ｈ”レベルに保つ機能を有する。

【００４８】上記のＣＫＥコントロール回路１０６は、
テストモード時に、Ｄフリップフロップ１３０の出力に
係わらず、つまり外部クロック信号ＣＬＫおよびクロッ
クイネーブル信号の状態に係わらず、出力ＩＣＫＥを
“Ｈ”レベルに保つようにしているが、その理由は、以
下のとおりである。すなわち、ＣＫＥコントロール回路
１０６の出力ＩＣＫＥを“Ｈ”レベルに保つことによ
り、立ち上がり検出回路１１０を常に活性化状態とし、
外部クロックイネーブル信号ＣＫＥのレベルに関係なく
内部クロックＩＣＬＫを発生させるためである。

【００４９】また、モードレジスタ１０５は、従来例の
モードレジスタ６とはほぼ同じ構成であり、例えばテス
トモード信号ＴＥＳＴ１を発生および記憶するためのラ
ッチ回路（例えば、フリップフロップ）が追加された点
が異なるだけである。図６に本発明の実施の形態の半導
体記憶装置における通常動作モード時とテストモード時
の各部のタイミングチャートを示す。図６には、テスト
モード信号ＴＥＳＴ１、チップセレクト信号ＣＳ、ロウ
アドレスストローブ信号ＲＡＳ、カラムアドレスストロ
ーブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、外部クロ
ック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、内部
クロックＩＣＬＫ、クロック合成入力回路１１３の出力
ＣＬＫ１、立ち上がり検出回路１１０の出力ＣＬＫ２、
立ち下がり検出回路１１１の出力ＣＬＫ３、データ入出
力ＤＱの各タイミングが示されている。図６の通常動作
モードとテストモードは、あくまでも低速の検査装置の
出力信号を用いた場合のモードである。

【００５０】テストモード信号ＴＥＳＴ１は、通常動作
モードの場合に“Ｌ”レベルであり、モードレジスタ１
０５をテストモードにセットすると、テストモード信号
ＴＥＳＴ１のレベルは“Ｈ”レベルになる。通常の動作
を示しているのが、からのタイミングであり、ＣＳ
信号、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号等の動作タイ
ミングは上記した図７の従来の動作タイミングと基本的
に同様である。つまり、図７の従来の動作タイミングの
一部を示している。

【００５１】なお、のサイクルにおいては、クロック
イネーブル信号ＣＫＥが“Ｌ”レベルの時に外部クロッ
ク信号ＣＬＫの立ち上がりが来ているので、ＣＫＥコン
トロール回路１０６の出力ＩＣＫＥは、“Ｌ”レベルと
なり、次のサイクルでは、内部信号である内部クロッ
クＩＣＬＫは発生しない。図７の従来例のタイミングで
は、クロックイネーブル信号ＣＫＥの抜けがないのに、
図６の実施の形態では、のタイミングでクロックイネ
ーブル信号ＣＫＥが抜けており、そのタイミングでＩＣ
ＬＫが脱落しているが、その理由は以下のとおりであ
る。すなわち、従来例の図７ののタイミングと、実施
の形態の図６のの外部入力タイミングが異なるため、
内部クロックＩＣＬＫの振る舞いは異なるのである。よ
って、実施の形態と同じ外部入力のとき、従来において
も、内部クロックＩＣＬＫは、脱落することになる。な
お、ＴＥＳＴ１信号が“Ｈ”レベルのときには、実施の
形態ののタイミングの入力においても、内部クロック
ＩＣＬＫは脱落しない。

【００５２】以降のサイクルは、テストモード時の動
作タイミングを示す。ＣＫＥコントロール回路１０６に
おいて、以降、テストモード信号ＴＥＳＴ１は“Ｈ”
レベルにセットされ、２入力ＯＲ回路１３１の出力であ
る信号ＩＣＫＥは、クロックイネーブル信号ＣＫＥの
“Ｌ”レベルが、外部クロック信号ＣＬＫの立ち上がり
に来たとしても、“Ｈ”レベルのままとなる。

【００５３】内部クロック発生回路１００においては、
テストモード信号ＴＥＳＴ１が“Ｈ”レベルとなるた
め、３ステートインバータ１１５，１２２がイネーブル
状態となり、３ステートバッファ１１４，１２１はハイ
インピーダンス状態となる。よって、内部信号であるク
ロック合成入力回路１１３の出力ＣＬＫ１は、外部クロ
ック信号ＣＬＫとクロックイネーブル信号ＣＫＥのＯＲ
論理をとったものとなる。

【００５４】図６では、通常動作モード時とテストモー
ド時とで、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥの各信
号のパルス幅、周期等が全く変化しているが、この点に
ついて説明する。ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ
等の入力信号のパルス幅および周期は、検査装置が任意
に制御できるものである。外部クロック信号ＣＬＫも同
様である。ただし、周期については、最高周波数が検査
装置によって異なり、低周波の装置ほど安価である。

【００５５】上記クロックイネーブル信号ＣＫＥと内部
クロックＩＣＬＫとの同期は、以下のようにしてとられ
る。すなわち、検査装置がクロックイネーブル信号ＣＫ
Ｅの波形を制御しており、外部クロック信号ＣＬＫの立
ち上がりエッジのタイミングに対して、クロックイネー
ブル信号ＣＫＥ（その他のＲＡＳ、ＣＡＳ等も同様）が
セットアップ・ホールド時間（製品の仕様で決められ
る）を満足すれば、内部クロックとも同期することがで
きる。

【００５６】従来例と実施の形態でのＣＳ、ＲＡＳ、Ｃ
ＡＳ、ＷＥ、ＣＫＥの波形の違いの理由について説明す
る。従来例では、前述のように、外部クロック信号ＣＬ
Ｋの立ち上がりエッジタイミングでのみＣＳ、ＲＡＳ、
…、ＣＫＥ等のレベルに対して、同期をとっていたが、
実施の形態では、外部クロックＣＬＫの立ち上がりエッ
ジタイミングだけでなく、立ち下がりエッジおよび、他
の任意の外部入力信号（実施の形態では、クロックイネ
ーブル信号ＣＫＥで説明）の立ち上がりエッジおよび立
ち下がりエッジにおいても、同期をとれるようになった
ためである。ＣＳ、ＲＡＳ、…、ＷＥ等に対しても同様
である。

【００５７】つぎに、検査装置における検査の手順につ
いて説明する。従来は、外部クロックＣＬＫの立ち上が
りエッジに同期するように、ＣＳ、ＲＡＳ、ＣＡＳ等の
メモリ制御信号を検査装置から与えてメモリの書き込
み、読み出し動作をさせていたが、この実施の形態で
は、外部クロック信号ＣＬＫの立ち上がりエッジおよび
立ち下がりエッジならびに任意の他の入力信号の立ち上
がりエッジおよび立ち下がりエッジのタイミングに同期
するように、ＣＳ、ＲＡＳ、ＣＡＳ等の信号を入力して
おり、これによりメモリの書き込み、読み出し動作を実
施している。

【００５８】つぎに、メモリの内部アクセスクロックの
周期が短いと検査速度が速くなる理由について説明す
る。メモリの検査は、メモリセルにデータを書いた後、
読み出し動作を行い、書いたデータが正しく読み出され
るかを判定している。このメモリでは１ビットのデータ
を書く／読むためには、内部クロックの任意のパルス発
生回数が必要である。よって、その回数をｎとすると、
１ビットのデータを書く／読むための時間は、（ｎ×ク
ロックの周期）となり、クロック周期が短くなるほど検
査時間が短くなる。

【００５９】クロック合成入力回路１１３の出力ＣＬＫ
１が立ち上がり検出回路１１０および立ち下がり検出回
路１１１に入力されているので、立ち上がり検出回路１
１０の出力ＣＬＫ２は、クロック合成入力回路１１３の
出力信号ＣＬＫ１の立ち上がり時にワンショットパルス
を生成し、立ち下がり検出回路１１１の出力ＣＬＫ３
は、クロック合成入力回路１１３の出力信号ＣＬＫ１の
立ち下がり時にワンショットパルスを生成する。よっ
て、内部クロック発生回路１００のクロック合成出力回
路１１２の出力ＩＣＬＫは、立ち上がり検出回路１１０
の出力ＣＬＫ２と立ち下がり検出回路１１１の出力ＣＬ
Ｋ３のＯＲ論理をとったものであるので、以降に示す
ように、１レート内に４クロックが発生することにな
る。

【００６０】これにより、上記従来のタイミングと同様
に、１ビットのデータをアクセスするのに必要な時間は
ｔ２は、外部クロック信号ＣＬＫのレートをｒ（ｎ
ｓ）、１ビットデータをアクセスするためのサイクル数
をｔＲＣとすると、ｔ２＝（ｔＲＣ／４）×ｒ＝ｔ１／４（ｎｓ）となる。ただし、ｔ１は、従来の１ビットデータアクセ
スに必要な時間である。

【００６１】したがって、ｎビットのデータをアクセス
するための時間ｔｂは、ｔｂ＝ｎ×ｔ２＝ｎ×（ｔＲＣ／４）×ｒ＝ｔａ／４
（ｎｓ）となる。ただし、ｔａは、従来のｎビットデータアクセ
スに必要な時間である。よって、検査時間を従来例の４
分の１に短縮することができる。以下同様に、クロック
イネーブル信号ＣＫＥ以外の外部入力信号を同様な手段
で論理合成することにより、１レート内に発生させるク
ロック数を増やすことも可能であり、さらに検査時間を
短縮することもできる。

【００６２】クロックイネーブル信号ＣＫＥ以外の外部
入力信号として以下のようなものが考えられる。例えば
例えば、ＣＳ端子は、チップセレクト信号の端子であ
り、 “Ｌ”レベル時：チップイネーブル（動作可）、 “Ｈ”レベル時にチップディセーブル（動作不可）の機
能を実現する端子である。検査時は、常にチップイネー
ブル状態でよいので、テストモード時は、何らかの方法
でテスタが発生する外部ＣＳ入力信号のレベルに関係な
く、“Ｌ”レベルに固定し、このとき外部ＣＳ入力信号
を内部クロック用に切り替えることで、内部クロックを
発生することができる。

【００６３】なお、上記実施の形態では、外部クロック
信号ＣＬＫとクロックイネーブル信号ＣＫＥとを合成
し、さらに、それらのパルスの立ち上がりと立ち下がり
のタイミングで各々ワンショットパルスを発生すること
で、従来例の４倍の内部クロックを生成するようにした
が、外部クロック信号ＣＬＫのみを利用し、その立ち上
がりと立ち下がりのタイミングで各々ワンショットパル
スを発生することで、従来例の２倍の内部クロックを生
成するだけでも、従来例にくらべて検査時間を２分の１
に短縮することができる。また、立ち上がりおよび立ち
下がりの両方を利用せずに、それらの何れか片方のみを
利用するだけであっても、外部クロック信号ＣＬＫとそ
れ以外の外部入力信号の一つであるクロックイネーブル
信号ＣＫＥとを合成することで、従来例に比べて高速の
内部クロックを生成することができ、検査時間を短縮す
ることができる。さらに、外部クロック信号ＣＬＫ以外
の外部入力信号を用いる場合であっても、立ち上がりと
立ち下がりの両方でワンショットパルスを発生させた
り、複数の外部入力信号を合成することによって、外部
クロック信号ＣＬＫより高速の内部クロックを生成する
ことが可能で、この高速の内部クロックを用いて検査を
行うことで、検査時間を従来に比べて短縮することがで
きる。

【００６４】

【発明の効果】この発明の半導体記憶装置によれば、内
部クロック発生手段によって、外部クロック信号より高
速の内部クロックを生成しているので、低速な検査装置
においても、従来よりも検査時間の大幅な短縮を図るこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態における同期型ＤＲＡＭの
構成を示すブロック図である。

【図２】図１の内部クロック発生回路の具体的な構成を
示すブロック図である。

【図３】図１のＣＫＥコントロール回路の具体的な構成
を示すブロック図である。

【図４】従来の同期型ＤＲＡＭの構成を示すブロック図
である。

【図５】図４のＣＫＥコントロール回路の具体的な構成
を示すブロック図である。

【図６】図１の半導体記憶装置のタイミングチャートで
ある。

【図７】図４の半導体記憶装置のタイミングチャートで
ある。

【符号の説明】

１ロウ系制御回路２カラム系制御回路３メモリアレイ４入出力制御回路５ＣＫＥコントロール回路６モードレジスタ７２入力ＡＮＤ回路３０Ｄフリップ・フロップ１００内部クロック発生回路１０１ロウ系制御回路１０２カラム系制御回路１０３メモリアレイ１０４入出力制御回路１０５モードレジスタ１０６ＣＫＥコントロール回路１１０立ち上がり検出回路１１１立ち下がり検出回路１１２クロック合成出力回路１１３クロック合成入力回路１１４３ステートバッファ１１５３ステートインバータ１１６遅延回路１１７遅延回路１１８３入力ＡＮＤ回路１１９２入力ＮＯＲ回路１２０２入力ＮＯＲ回路１２１３ステートバッファ１２２３ステートインバータ１２３２入力ＮＯＲ回路１２４インバータ１３０Ｄフリップフロップ１３１２入力ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】外部クロック信号に同期して、制御信
号、アドレス信号およびデータ信号を含む外部入力信号
を取り込む半導体記憶装置であって、テストモード時に、前記外部クロック信号の立ち上がり
と立ち下がりとに同期して、制御信号、アドレス信号お
よびデータ信号を含む外部入力信号を取り込むための前
記外部クロック信号より高速の内部クロックを発生する
内部クロック発生手段を設けたことを特徴とする半導体
記憶装置。
【請求項２】内部クロック発生手段が、外部クロック
信号の立ち上がりを検出し、検出時にワンショットパル
スを出力する立ち上がり検出手段と、前記外部クロック
信号の立ち下がりを検出し、検出時にワンショットパル
スを出力する立ち下がり検出手段と、前記立ち上がり検
出手段および前記立ち下がり検出手段の出力を合成する
クロック合成出力手段とで構成されていることを特徴と
する請求項１記載の半導体記憶装置。
【請求項３】立ち上がり検出手段が、外部クロック信
号を遅延および反転する第１の遅延回路と、前記外部ク
ロック信号と前記外部クロック信号を前記第１の遅延回
路で遅延させ反転させた信号とを入力とするＡＮＤ回路
とで構成され、立ち下がり検出手段が、前記外部クロッ
ク信号を遅延および反転する第２の遅延回路と、前記外
部クロック信号と前記外部クロック信号を前記第２の遅
延回路で遅延させ反転させた信号とを入力とするＮＯＲ
回路で構成され、クロック合成出力手段が、前記ＡＮＤ
回路の出力と前記ＮＯＲ回路の出力とを入力とするＯＲ
回路で構成されていることを特徴とする請求項２記載の
半導体記憶装置。
【請求項４】外部クロック信号に同期して、制御信
号、アドレス信号およびデータ信号を含む外部入力信号
を取り込む半導体記憶装置であって、テストモード時に、前記外部クロック信号以外の外部入
力信号に同期して、制御信号、アドレス信号およびデー
タ信号を含む外部入力信号を取り込むための前記外部ク
ロック信号よりも高速の内部クロックを発生する内部ク
ロック発生手段を設けたことを特徴とする半導体記憶装
置。
【請求項５】テストモード時に、外部クロック信号以
外の外部入力信号とともに前記外部クロック信号に同期
して、内部クロックを発生するように内部クロック発生
手段を構成したことを特徴とする請求項４記載の半導体
記憶装置。
【請求項６】内部クロック発生手段が、外部クロック
信号と前記外部クロック信号以外の外部入力信号とを合
成するクロック合成入力手段で構成されていることを特
徴とする請求項５記載の半導体記憶装置。
【請求項７】クロック合成入力手段が、外部クロック
信号と前記外部クロック信号以外の外部入力信号とを入
力とするＯＲ回路で構成されていることを特徴とする請
求項６記載の半導体記憶装置。