JP2012033241A - 半導体装置、及び半導体試験方法 - Google Patents
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Abstract
【課題】半導体装置を検査する検査時間を短縮できる半導体装置を提供する。
【解決手段】半導体装置は、変更レジスタ部１３が、予めレジスタ部１２に格納されているデータを変更する変更データを格納する。論理合成部１４が、データと変更データとの論理合成処理を行う。変換部１７が、変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、論理合成部１４に供給する。これにより、論理合成部が、論理合成処理を行った結果に変換することができ、半導体装置を検査する検査時間を短縮する。
【選択図】図２
【解決手段】半導体装置は、変更レジスタ部１３が、予めレジスタ部１２に格納されているデータを変更する変更データを格納する。論理合成部１４が、データと変更データとの論理合成処理を行う。変換部１７が、変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、論理合成部１４に供給する。これにより、論理合成部が、論理合成処理を行った結果に変換することができ、半導体装置を検査する検査時間を短縮する。
【選択図】図２
Description
本発明は、テスト時間を短縮させる半導体装置及び半導体試験方法
に関する。
に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置において、トランジスタ等の素子の集積度の向上は、上昇の一途を辿り、これに伴って、半導体装置に搭載される回路自体も複雑化してきている。その結果、例えば、製品開発にあたって搭載される回路の正当性（良／不良）を評価する時間も増大してきている。また、半導体装置のＰ／Ｗ（ウエハープロービングテスト）工程、選別工程等のテスト工程におけるテスト時間も増加するので、製品の低価格化を実現するため、半導体装置のテスト効率を向上させ、テストコストを低減することが必要となる。
そこで、被テスト回路を試験するための専用の外部端子を設けて、外部端子から被テスト回路へ信号を供給し、被テスト回路を動作させることが行われていたが、テストが増加することで外部端子数も増加し、限られた外部端子の有効利用の点で不都合となってきた。
例えば、８ビット単位で半導体装置のテストを行う場合には、外部から書き込むデータも８ビットとなる。
その一例としては、８ビットのデータを、デバイス外部から２つの端子（I/O圧縮端子）を介してデバイス内部に伝送する。２つのI/O圧縮端子には、２つのデータ信号端子（DQピン(2bit)、または、DQS-True/Barピン(2bit)）を利用する。そして、８ビットの情報を効率よく取り込ませるために、外部クロックの１サイクルの間に２回の取り込みタイミングを設定する。つまり、８ビットの情報を取り込ませるタイミング（取り込みポイント）を、外部クロックのポジティブエッジおよびネガティブエッジとする。そのような方法を用いてデバイス内部に順次取り込ませたとしても、４回に分けて取り込むことになり、外部クロックの２サイクル分の時間が、１単位データ（８ビット）をデバイス内部に転送するために消費されてしまう（図９）。
その一例としては、８ビットのデータを、デバイス外部から２つの端子（I/O圧縮端子）を介してデバイス内部に伝送する。２つのI/O圧縮端子には、２つのデータ信号端子（DQピン(2bit)、または、DQS-True/Barピン(2bit)）を利用する。そして、８ビットの情報を効率よく取り込ませるために、外部クロックの１サイクルの間に２回の取り込みタイミングを設定する。つまり、８ビットの情報を取り込ませるタイミング（取り込みポイント）を、外部クロックのポジティブエッジおよびネガティブエッジとする。そのような方法を用いてデバイス内部に順次取り込ませたとしても、４回に分けて取り込むことになり、外部クロックの２サイクル分の時間が、１単位データ（８ビット）をデバイス内部に転送するために消費されてしまう（図９）。
メモリセルアレイのアドレスごとに異なるデータを書き込む場合には、そのデータの書込み時間（ライトデータ書込み時間）が、ライトコマンドに対してアドレスを変化させるたびに発生する。この時間はアドレス数に応じて増加するため、記憶容量の大きなメモリセルの試験では、非常に長いテスト時間になることから、テスト時間に応じて検査コストが増加する。
このため、予めライトデータをデバイス内部のレジスタに格納させる方式がある。すなわち、繰り返して試験を行う最初の時点で、ライトデータをデバイス内部のレジスタに一回だけ外部から転送して格納しておき、ライトコマンド毎には、このレジスタからデータをメモリセルアレイに書き込ませる。このようにすることで、ライトコマンドごとに発生していた外部からのデータ転送を無くすことができ、そのデータ転送時間を省くことができる。
或いは、複数の外部端子（CAピン8本）を使い、複数のデータを外部からレジスタへ１度に書き込ませることにより、サイクル数を削減するＴＢＳＴ（テスト用）コマンドを用いる方法がある（図１０）。
このため、予めライトデータをデバイス内部のレジスタに格納させる方式がある。すなわち、繰り返して試験を行う最初の時点で、ライトデータをデバイス内部のレジスタに一回だけ外部から転送して格納しておき、ライトコマンド毎には、このレジスタからデータをメモリセルアレイに書き込ませる。このようにすることで、ライトコマンドごとに発生していた外部からのデータ転送を無くすことができ、そのデータ転送時間を省くことができる。
或いは、複数の外部端子（CAピン8本）を使い、複数のデータを外部からレジスタへ１度に書き込ませることにより、サイクル数を削減するＴＢＳＴ（テスト用）コマンドを用いる方法がある（図１０）。
ところで、特許文献１に開示されたテストモード検出回路（２）においては、入力データユニット（８）は、特定のデータ入出力ピンから入力された信号に基づき、全てのデータ入出力ピンＤＱ０、…、ＤＱｍに対応する入力信号を生成して保持する。入力制限回路（６）は、テストモード開始時に、この保持した信号又はこれを反転した信号をメモリセルに書き込む書込みデータを出力する構成となっている。
しかしながら、特許文献１では、ライトコマンド毎にアドレスを切り替え、さらに、書き込ませる試験データを切り替えることを必要とする試験（試験パターン）の場合には、テスト時間を削減できないことがある。例えば、上記の場合には、図１１に示されるように、ＴＢＳＴコマンドを用いていることにより、異なるデータをセットするサイクルが、各ライトサイクルの間に必要となる。そのため、テスト時間を削減できないことがある。また、そのような条件の下では、ＴＢＳＴコマンドを用いない場合の約２倍のテスト時間が必要になる場合がある。
しかしながら、特許文献１では、ライトコマンド毎にアドレスを切り替え、さらに、書き込ませる試験データを切り替えることを必要とする試験（試験パターン）の場合には、テスト時間を削減できないことがある。例えば、上記の場合には、図１１に示されるように、ＴＢＳＴコマンドを用いていることにより、異なるデータをセットするサイクルが、各ライトサイクルの間に必要となる。そのため、テスト時間を削減できないことがある。また、そのような条件の下では、ＴＢＳＴコマンドを用いない場合の約２倍のテスト時間が必要になる場合がある。
本発明は、予めレジスタ部に格納されているデータを変更する変更データを格納する変更レジスタ部と、前記データと前記変更データとの論理合成処理を行う論理合成部と、前記変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、前記論理合成部に供給する変換部とを備えることを特徴とする半導体装置である。
また、本発明は、予めレジスタ部に格納されているデータを変更する変更データを格納する過程と、前記データと前記変更データとの論理合成処理を行う論理合成過程と、前記変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、前記論理合成部に供給する変換過程とを含むことを特徴とする半導体試験方法である。
また、本発明は、予めレジスタ部に格納されているデータを変更する変更データを格納する過程と、前記データと前記変更データとの論理合成処理を行う論理合成過程と、前記変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、前記論理合成部に供給する変換過程とを含むことを特徴とする半導体試験方法である。
本発明によれば、半導体装置は、変更レジスタ部が、予めレジスタ部に格納されているデータを変更する変更データを格納する。論理合成部が、データと変更データとの論理合成処理を行う。変換部が、変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、論理合成部に供給する。これにより、論理合成部が、論理合成処理を行った結果に変換することができることから、半導体装置を検査する検査時間を短縮することができる。
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
変更レジスタ部が、予め格納されているデータを変更する変更データを格納する。変換部が、変更データの値を予め定められる所定の値に選択的に変換し、論理合成部に供給する。論理合成部が、データと変更データとの論理合成処理を行う。
変更レジスタ部が、予め格納されているデータを変更する変更データを格納する。変換部が、変更データの値を予め定められる所定の値に選択的に変換し、論理合成部に供給する。論理合成部が、データと変更データとの論理合成処理を行う。
ここで、テストモード信号が入力される被テスト回路としては、例えば、ＤＲＡＭ等において、センスアンプ活性タイミングを遅延させる遅延回路が考えられる。通常動作モードにおいては、ワード線選択後ビット線対に充分差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等によりメモリセル容量が小さいセルができる場合もあり、通常動作モードのタイミング設定では、製品が良品と判断され、製品出荷後当該メモリセルの特性が劣化するなどして不良品となる場合が考えられる。そこで、上記遅延回路において、スイッチ等を設け、センスアンプ活性化のタイミングを厳しくすれば、加速試験を行うことができる。そのため、テストモード信号は、上記スイッチを制御する信号に用いることができる。
また、ＤＲＡＭ等は、内部に内部電圧発生回路を備え、この降圧回路の出力により、メモリセルを動作させることが一般に行われる。信頼性試験において初期不良をリジェクトするため、製品出荷時とは異なる高い電圧でメモリセルを動作させることが行われる。かかる場合、内部電圧発生回路を、他の電圧を発生する回路等に接続するバイパススイッチを設け、切り替えを行うことが考えられる。そのため、テストモード信号は、上記バイパススイッチを制御する信号に用いることができる。
そこで、本発明に係る半導体装置が備えるテストデータ制御回路においては、予め格納されているデータを変更する変更データを格納する変更レジスタ部と、データと変更データとの論理合成処理を行う論理合成部と、変更データの値を予め定められる所定の値に選択的に変換し、論理合成部に供給する変換部とを備え、異なる値のテストデータ順次生成することで、テストデータの値を変更する制御時間を低減することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
本発明は、入力データに対し、異なる値のテストデータ順次生成する機能として有する半導体装置（ＬＳＩ）に利用できる。特に、ＤＲＡＭに効果的に適用できる。
図１は、本発明の実施形態を示す半導体装置の概略構成を示す図である。
図１に示す半導体装置（ＤＲＡＭ）は、メモリアレイ部１、Ｘデコーダ部２−１、Ｘタイミング生成回路部２−２、Ｙデコーダ部３−１、Ｙタイミング生成回路部３−２、データ制御回路部４、データラッチ回路部５、入出力インターフェース部６、内部ＣＬＫ(Clock)生成回路部７、制御信号生成回路部８、ＤＬＬ(Delay Locked Loop)回路９、テストデータ制御回路１０、データコントロール回路部２０を備えている。
メモリアレイ部１は、複数のバンク（Bank_0、…、Bank_m）を備えており、それぞれのバンクには、複数のメモリマット列（メモリマット列０、メモリマット列１、メモリマット列２、…）が備えられている。それぞれのメモリマット列は、複数のワード線（ＷＬ:Word line）と複数のビット線（ＢＬ：Bit Line）とを有する複数のメモリマットと、センスアンプ回路（ＳＡ：Sense Amplifier）と、サブワードドライバ回路（ＳＷＤ：Sub Word Driver）とを備えており、それぞれのワード線とビット線の交点にメモリセル（ＭＣ：Memory Cell）が存在する。
メモリアレイ部１とデータラッチ回路部５と入出力インターフェース部６とデータコントロール回路部２０は、データ転送用バスにより接続される。データ制御回路部４は、データラッチ回路部５におけるデータ転送を制御する。ＤＬＬ回路９は、ＣＫ（Clock）、／ＣＫが入力され、入出力インターフェース部６におけるデータの外部への出力タイミングを制御する。Ｘデコーダ部２−１、Ｘタイミング生成回路部２−２及びＹデコーダ３−１、Ｙタイミング生成回路部３−２は、メモリアレイ部１におけるメモリセルからの書き込み、読み出し等の動作を制御する。
テストデータ制御回路１０と、テストデータコントロール回路部２０は、テストモード時において機能する。
テストデータ制御回路１０は、テストモードにおけるテストデータの生成し、テストデータコントロール回路部２０を制御して、メモリアレイ部１におけるメモリセルに対するテストデータの書き込み、読み出し等の動作を制御する。
テストデータ制御回路１０は、テストモードにおけるテストデータの生成し、テストデータコントロール回路部２０を制御して、メモリアレイ部１におけるメモリセルに対するテストデータの書き込み、読み出し等の動作を制御する。
内部ＣＬＫ生成回路部７は、端子ＣＫ、端子／ＣＫ、端子ＣＫＥ（Clock Enable）にそれぞれクロック信号が入力される。内部ＣＬＫ生成回路部７は、制御信号生成回路部８、Ｘデコーダ２−１、Ｙデコーダ３−１、データ制御回路部４で利用されるクロックを生成する。制御信号生成回路部８は、各端子入力される／ＣＳ(Chip Select)、／ＲＡＳ(Row Address Strobe)、／ＣＡＳ（Column Address Strobe）、／ＷＥ(Write Enable)信号の状態に基づいてＸデコーダ部２−１、Ｘタイミング生成回路部２−２及びＹデコーダ３−１、Ｙタイミング生成回路部３−２を制御する制御信号を生成して出力する。なお、／は、ロウレベルがアクティブレベルとなることを示す記号である。
図２は、本発明の実施形態に係る半導体装置が備えるテストデータ制御回路１０の構成図である。図２において、テストデータ制御回路１０とともに、ＣＡレシーバ部３０、内部ＣＬＫ生成回路部７、及び、制御信号生成回路部８が示される。
テストデータ制御回路１０は、ＣＡレシーバ部３０（CA Receiver）からの信号を受け、その信号を制御信号生成回路部８に供給する。ＣＡレシーバ部３０は、外部からの入力端子である端子ＴＣＡｉ（例えば、ｉ＝２から９とする。）にそれぞれ接続され、外部からテスト制御情報を示す信号ＣＡｉが入力される。ＣＡレシーバ部３０は、入力された信号ＣＡｉをバッファリングして信号ＰＣＡｉを出力する。
テストデータ制御回路１０は、ＣＡレシーバ部３０（CA Receiver）からの信号を受け、その信号を制御信号生成回路部８に供給する。ＣＡレシーバ部３０は、外部からの入力端子である端子ＴＣＡｉ（例えば、ｉ＝２から９とする。）にそれぞれ接続され、外部からテスト制御情報を示す信号ＣＡｉが入力される。ＣＡレシーバ部３０は、入力された信号ＣＡｉをバッファリングして信号ＰＣＡｉを出力する。
また、テストデータ制御回路１０は、内部ＣＬＫ生成回路部７と制御信号生成回路部８からの信号を受ける。
内部ＣＬＫ生成回路部７(DQ Receiver + CONTROLLER)の入力端子は、端子ＣＫ、端子／ＣＫに接続され、外部から信号ＣＫと信号／ＣＫが入力される。以下、説明を簡略化するため、信号ＣＫ(CK_t)を代表して説明する。内部ＣＬＫ生成回路部７は、入力された信号ＣＫに基づいて、信号ＣＫに同期した内部クロック信号である信号ＰＣＬＫＲ、信号ＰＣＬＫＦを出力する。信号ＰＣＬＫＲは、信号ＣＫと同相の信号である場合、信号ＰＣＬＫＦは、信号ＣＫと逆相の信号である。
内部ＣＬＫ生成回路部７(DQ Receiver + CONTROLLER)の入力端子は、端子ＣＫ、端子／ＣＫに接続され、外部から信号ＣＫと信号／ＣＫが入力される。以下、説明を簡略化するため、信号ＣＫ(CK_t)を代表して説明する。内部ＣＬＫ生成回路部７は、入力された信号ＣＫに基づいて、信号ＣＫに同期した内部クロック信号である信号ＰＣＬＫＲ、信号ＰＣＬＫＦを出力する。信号ＰＣＬＫＲは、信号ＣＫと同相の信号である場合、信号ＰＣＬＫＦは、信号ＣＫと逆相の信号である。
制御信号生成回路部８は、コマンドデコーダ部８１と制御ＣＣ部８２（不図示）を備える。
コマンドデコーダ部８１は、外部から入力されるデータに応じて半導体装置の動作を切り替えるコマンドを検出し、検出したコマンドに応じた制御信号を生成する。
コマンドデコーダ部８１は、入力端子ＣＭＩ、入力端子ＰＴＭを備え、信号ＰＣＬＫＲの立ち上がりタイミングに同期して入力される信号を判定する。
コマンドデコーダ部８１において、入力端子ＣＭＩは、データラッチ１１のデータ出力端子に接続される。入力端子ＰＴＭは、制御ＣＣ部８２に接続される。入力端子ＣＭＩには、信号ＰＣＡｉＦが入力され、入力端子ＰＴＭには、制御信号ＴＰＡＲＡが入力される。
この制御信号ＴＰＡＲＡは、テストモードを指定するテストモード信号である。制御信号ＴＰＡＲＡは、動作状態を指定する外部接続端子から入力される信号の状態によって、制御ＣＣ部８２によって検出されたＭＲＳ(モードレジスタセット)コードなどに基づいて生成される。
コマンドデコーダ部８１は、端子ＴＣＡｉに入力される制御コード情報と、外部接続端子に入力された動作状態を指定する入力信号の状態とによって定められる制御信号を生成する。
コマンドデコーダ部８１は、外部から入力されるデータに応じて半導体装置の動作を切り替えるコマンドを検出し、検出したコマンドに応じた制御信号を生成する。
コマンドデコーダ部８１は、入力端子ＣＭＩ、入力端子ＰＴＭを備え、信号ＰＣＬＫＲの立ち上がりタイミングに同期して入力される信号を判定する。
コマンドデコーダ部８１において、入力端子ＣＭＩは、データラッチ１１のデータ出力端子に接続される。入力端子ＰＴＭは、制御ＣＣ部８２に接続される。入力端子ＣＭＩには、信号ＰＣＡｉＦが入力され、入力端子ＰＴＭには、制御信号ＴＰＡＲＡが入力される。
この制御信号ＴＰＡＲＡは、テストモードを指定するテストモード信号である。制御信号ＴＰＡＲＡは、動作状態を指定する外部接続端子から入力される信号の状態によって、制御ＣＣ部８２によって検出されたＭＲＳ(モードレジスタセット)コードなどに基づいて生成される。
コマンドデコーダ部８１は、端子ＴＣＡｉに入力される制御コード情報と、外部接続端子に入力された動作状態を指定する入力信号の状態とによって定められる制御信号を生成する。
制御ＣＣ部８２は、外部接続端子に設定された状態を検出し、検出した状態に応じて動作モードを制御する。
例えば、外部接続端子には、端子／ＣＳ、端子／ＣＡ、端子／ＲＡＳ、端子／ＷＥがある。制御ＣＣ部８２は、それらの各端子がそれぞれ”Ｌ(ロー)”である場合に、端子ＴＣＡｉにそれぞれ入力された状態に応じて、ＭＲＳコードを検出する。制御ＣＣ部８２は、その検出結果に応じて、制御信号ＴＰＡＲＡ、制御信号ＴＤＱＭＥを制御する。
また、コマンドデコーダ部８１は、制御信号ＴＰＡＲＡによって、テストモード状態への遷移を指定され、信号ＣＡｉＦによって設定されるコマンドコードによって、制御信号ＴＢＳＴを生成する。
コマンドデコーダ部８１は、ＢＳＴコマンドの検出に応じて、制御信号ＴＢＳＴを生成する。ＢＳＴコマンドは、連続してデータを書込ませる状態、或いは連続してデータを読み出す状態を中断させる指令を与える制御コマンドとして用いられる。
例えば、外部接続端子には、端子／ＣＳ、端子／ＣＡ、端子／ＲＡＳ、端子／ＷＥがある。制御ＣＣ部８２は、それらの各端子がそれぞれ”Ｌ(ロー)”である場合に、端子ＴＣＡｉにそれぞれ入力された状態に応じて、ＭＲＳコードを検出する。制御ＣＣ部８２は、その検出結果に応じて、制御信号ＴＰＡＲＡ、制御信号ＴＤＱＭＥを制御する。
また、コマンドデコーダ部８１は、制御信号ＴＰＡＲＡによって、テストモード状態への遷移を指定され、信号ＣＡｉＦによって設定されるコマンドコードによって、制御信号ＴＢＳＴを生成する。
コマンドデコーダ部８１は、ＢＳＴコマンドの検出に応じて、制御信号ＴＢＳＴを生成する。ＢＳＴコマンドは、連続してデータを書込ませる状態、或いは連続してデータを読み出す状態を中断させる指令を与える制御コマンドとして用いられる。
テストデータ制御回路１０は、データラッチ（D-LATCH）１１、データラッチ１２、データラッチ１３、演算回路１４、ＡＮＤ１５、ＡＮＤ１６、ＡＮＤ１７を備える。
データラッチ１１は、信号ＣＡｉに応じて設けられる複数のＤ型ラッチによって構成されるレジスタである。データラッチ１１におけるＤ型ラッチは、それぞれ入力端子Ｄと入力端子ＣＫを備える。Ｄ型ラッチは、入力端子ＣＫが「１」の期間において、入力端子Ｄに入力される論理状態を出力端子に出力し、入力端子ＣＫが「０」に遷移する際に、出力している論理状態を格納することにより、論理状態を保持させる。
データラッチ１１におけるＤ型ラッチの入力端子Ｄは、ＣＡレシーバ部３０の出力端子にそれぞれ接続され、入力端子ＣＫは、内部ＣＬＫ生成回路部７の出力端子に接続される。
そして、データラッチ１１におけるＤ型ラッチの入力端子Ｄは、信号ＰＣＡｉがそれぞれ入力され、入力端子ＣＫには、信号ＰＣＬＫＦがそれぞれ入力される。
従って、データラッチ１１は、信号ＰＣＬＫＦに同期して、端子ＴＣＡｉに入力される制御コード情報の論理レベルを格納し、格納した論理レベルに応じた信号ＣＡｉＦをデータ出力端子から出力する。
データラッチ１１は、信号ＣＡｉに応じて設けられる複数のＤ型ラッチによって構成されるレジスタである。データラッチ１１におけるＤ型ラッチは、それぞれ入力端子Ｄと入力端子ＣＫを備える。Ｄ型ラッチは、入力端子ＣＫが「１」の期間において、入力端子Ｄに入力される論理状態を出力端子に出力し、入力端子ＣＫが「０」に遷移する際に、出力している論理状態を格納することにより、論理状態を保持させる。
データラッチ１１におけるＤ型ラッチの入力端子Ｄは、ＣＡレシーバ部３０の出力端子にそれぞれ接続され、入力端子ＣＫは、内部ＣＬＫ生成回路部７の出力端子に接続される。
そして、データラッチ１１におけるＤ型ラッチの入力端子Ｄは、信号ＰＣＡｉがそれぞれ入力され、入力端子ＣＫには、信号ＰＣＬＫＦがそれぞれ入力される。
従って、データラッチ１１は、信号ＰＣＬＫＦに同期して、端子ＴＣＡｉに入力される制御コード情報の論理レベルを格納し、格納した論理レベルに応じた信号ＣＡｉＦをデータ出力端子から出力する。
ＡＮＤ１５の３つの入力端子は、コマンドデコーダ部８１の出力端子と、内部ＣＬＫ生成回路部７の出力端子と、制御ＣＣ部８２の出力端子とにそれぞれ接続される。ＡＮＤ１５のそれぞれに入力される、制御信号ＴＢＳＴが「１」、信号ＰＣＬＫＦが「１」、制御信号ＴＤＱＭＥが「０」であるとき、出力端子に出力する信号ＴＤＥを「１」にする。すなわち、ＡＮＤ１５は、制御信号ＴＢＳＴが「１」、及び、制御信号ＴＤＱＭＥが「０」である場合に、信号ＰＣＬＫＦに同期する信号ＴＤＥを出力する。
ＡＮＤ１６の３つの入力端子は、コマンドデコーダ部８１の出力端子と、内部ＣＬＫ生成回路部７の出力端子と、制御ＣＣ部８２の出力端子とにそれぞれ接続される。ＡＮＤ１５のそれぞれに入力される、制御信号ＴＢＳＴが「１」、信号ＰＣＬＫＦが「１」、制御信号ＴＤＱＭＥが「１」であるとき、出力端子に出力する信号ＴＤＭを「１」にする。すなわち、ＡＮＤ１６は、制御信号ＴＢＳＴが「１」、及び、制御信号ＴＤＱＭＥが「１」である場合に、信号ＰＣＬＫＦに同期する信号ＴＤＭを出力する。
ＡＮＤ１６の３つの入力端子は、コマンドデコーダ部８１の出力端子と、内部ＣＬＫ生成回路部７の出力端子と、制御ＣＣ部８２の出力端子とにそれぞれ接続される。ＡＮＤ１５のそれぞれに入力される、制御信号ＴＢＳＴが「１」、信号ＰＣＬＫＦが「１」、制御信号ＴＤＱＭＥが「１」であるとき、出力端子に出力する信号ＴＤＭを「１」にする。すなわち、ＡＮＤ１６は、制御信号ＴＢＳＴが「１」、及び、制御信号ＴＤＱＭＥが「１」である場合に、信号ＰＣＬＫＦに同期する信号ＴＤＭを出力する。
データラッチ１２は、信号ＣＡｉＦに応じて設けられる複数のＤ型ラッチによって構成されるレジスタである。データラッチ１２におけるＤ型ラッチは、それぞれ入力端子Ｄと入力端子ＣＫを備える。
データラッチ１２におけるＤ型ラッチの入力端子Ｄは、データラッチ１１のデータ出力端子にそれぞれ接続され、入力端子ＣＫは、ＡＮＤ１５の出力端子に接続される。そして、データラッチ１２におけるＤ型ラッチの入力端子Ｄは、信号ＣＡｉＦがそれぞれ入力され、入力端子ＣＫには、信号ＴＤＥがそれぞれ入力される。
従って、データラッチ１２は、信号ＴＤＥに同期して端子ＴＣＡｉに入力され、データラッチ１１に格納された制御情報の論理レベルを格納し、格納した論理レベルに応じた信号ＴＤＡｊＰをデータ出力端子から出力する。
データラッチ１２におけるＤ型ラッチの入力端子Ｄは、データラッチ１１のデータ出力端子にそれぞれ接続され、入力端子ＣＫは、ＡＮＤ１５の出力端子に接続される。そして、データラッチ１２におけるＤ型ラッチの入力端子Ｄは、信号ＣＡｉＦがそれぞれ入力され、入力端子ＣＫには、信号ＴＤＥがそれぞれ入力される。
従って、データラッチ１２は、信号ＴＤＥに同期して端子ＴＣＡｉに入力され、データラッチ１１に格納された制御情報の論理レベルを格納し、格納した論理レベルに応じた信号ＴＤＡｊＰをデータ出力端子から出力する。
データラッチ１３は、信号ＣＡｉＦに応じて設けられる複数のＤ型ラッチによって構成されるレジスタである。データラッチ１３におけるＤ型ラッチは、それぞれ入力端子Ｄと入力端子ＣＫを備える。
データラッチ１３におけるＤ型ラッチの入力端子Ｄは、データラッチ１１のデータ出力端子にそれぞれ接続され、入力端子ＣＫは、ＡＮＤ１６の出力端子に接続される。そして、データラッチ１３におけるＤ型ラッチの入力端子Ｄは、信号ＣＡｉＦがそれぞれ入力され、入力端子ＣＫには、信号ＴＤＭがそれぞれ入力される。
従って、データラッチ１３は、信号ＴＤＭに同期して、端子ＴＣＡｉに入力され、データラッチ１１に格納された制御情報の論理レベルを格納し、格納した論理レベルに応じた信号ＴＤＳＩＮＶｊをデータ出力端子から出力する。
データラッチ１３におけるＤ型ラッチの入力端子Ｄは、データラッチ１１のデータ出力端子にそれぞれ接続され、入力端子ＣＫは、ＡＮＤ１６の出力端子に接続される。そして、データラッチ１３におけるＤ型ラッチの入力端子Ｄは、信号ＣＡｉＦがそれぞれ入力され、入力端子ＣＫには、信号ＴＤＭがそれぞれ入力される。
従って、データラッチ１３は、信号ＴＤＭに同期して、端子ＴＣＡｉに入力され、データラッチ１１に格納された制御情報の論理レベルを格納し、格納した論理レベルに応じた信号ＴＤＳＩＮＶｊをデータ出力端子から出力する。
ＡＮＤ１７は、信号ＴＤＳＩＮＶｊに対応させて複数設けられる。
ＡＮＤ１７の２つの入力端子は、データラッチ１３のデータ出力端子それぞれと、データラッチ１１のデータ出力端子（Ｎｏ９）とに、それぞれ接続される。ＡＮＤ１７の入力端子にそれぞれ入力される、信号ＴＤＳＩＮＶｊが「１」、及び、信号ＣＡ９Ｆが「１」であるとき、出力端子に出力する信号ＴＤＩＮＶｊを「１」にする。すなわち、ＡＮＤ１７は、信号ＣＡ９Ｆが「１」である場合に、信号ＴＤＳＩＮＶｊに同期する信号ＴＤＩＮＶｊを出力する。
ＡＮＤ１７の２つの入力端子は、データラッチ１３のデータ出力端子それぞれと、データラッチ１１のデータ出力端子（Ｎｏ９）とに、それぞれ接続される。ＡＮＤ１７の入力端子にそれぞれ入力される、信号ＴＤＳＩＮＶｊが「１」、及び、信号ＣＡ９Ｆが「１」であるとき、出力端子に出力する信号ＴＤＩＮＶｊを「１」にする。すなわち、ＡＮＤ１７は、信号ＣＡ９Ｆが「１」である場合に、信号ＴＤＳＩＮＶｊに同期する信号ＴＤＩＮＶｊを出力する。
演算回路１４は、信号ＴＤＡｊｐと信号ＴＤＩＮＶｊとにそれぞれ対応させて設けられる複数の論理演算回路を備える。例えば、論理演算回路は、排他的論理和（ＥＸＯＲ）の論理演算を行う。
演算回路１４において、それぞれの論理演算回路の２つの入力端子は、データラッチ１２のデータ出力端子それぞれと、ＡＮＤ１７の出力端子とに、それぞれ接続される。
演算回路１４は、それぞれの論理演算回路にそれぞれ入力される信号ＴＤＡｊｐ及び、信号ＴＤＩＮＶｊの論理演算を行い、演算結果を信号ＴＤＡｊとして出力する。
演算回路１４において、それぞれの論理演算回路の２つの入力端子は、データラッチ１２のデータ出力端子それぞれと、ＡＮＤ１７の出力端子とに、それぞれ接続される。
演算回路１４は、それぞれの論理演算回路にそれぞれ入力される信号ＴＤＡｊｐ及び、信号ＴＤＩＮＶｊの論理演算を行い、演算結果を信号ＴＤＡｊとして出力する。
図３を参照し、図２のテストデータ制御回路１０の動作について説明する。
図３は、図２におけるテストデータ制御回路の動作を示すタイミングチャートである。図３においては、端子ＴＣＬＫ、図２に示した各信号、ノードの論理レベルの時間変化を示している。
なお、以下の説明では、時刻ｔ１以前において、テストデータ制御回路１０において、信号ＴＰＡＲＡが「１」、信号ＴＤＱＭＥが「０」に維持されている。
図３は、図２におけるテストデータ制御回路の動作を示すタイミングチャートである。図３においては、端子ＴＣＬＫ、図２に示した各信号、ノードの論理レベルの時間変化を示している。
なお、以下の説明では、時刻ｔ１以前において、テストデータ制御回路１０において、信号ＴＰＡＲＡが「１」、信号ＴＤＱＭＥが「０」に維持されている。
また、時刻ｔ１１以前において、外部から入力される信号により、「ＴＢＳＴコマンド」が設定される。つまり、一部の端子ＴＣＡｉに、「ＴＢＳＴコマンド」を指定する情報が設定される。
時刻ｔ１１において、コマンドデコーダ部８１は、「ＴＢＳＴコマンド」を指定する情報を取得する。
時刻ｔ１１において、コマンドデコーダ部８１は、「ＴＢＳＴコマンド」を指定する情報を取得する。
時刻ｔ１２以前において、一部の端子ＴＣＡｉに、「制御データ（ＤＡＴＡ）」を指定する情報が設定される。
時刻ｔ１２において、データラッチ１１は、信号ＰＣＬＫＦの立ち上がりに同期して、入力された制御データ（ＤＡＴＡ）に基づいて、出力する信号を信号ＰＣＡｉによって示される情報（ＤＡＴＡ）に変更する。コマンドデコーダ部８１は、信号ＴＰＡＲＡが「１」であることから、データラッチ１１に格納された情報（ＤＡＴＡ）に基づいて、信号ＴＢＳＴを「１」にする。
ＡＮＤ１５は、信号ＴＢＳＴが「１」であることから、信号ＰＣＬＫＦに同期して、信号ＴＤＥを「１」にする。データレジスタ１２は、入力端子ＣＫに入力される信号ＴＤＥが「１」に変化したことにより、入力端子Ｄに入力されているデータレジスタ１１が保持している情報、すなわち「制御データ（ＤＡＴＡ）」に、信号ＴＤＡｊＰの値(データレジスタ０〜７)を変化させる。
時刻ｔ１３において、信号ＰＣＬＫＦの立ち下がりに同期して、信号ＴＤＥが「０」に変化する。データレジスタ１２は、出力端子に出力している信号ＴＤＡｊＰの値(データレジスタ０〜７)を保持する。
時刻ｔ１２において、データラッチ１１は、信号ＰＣＬＫＦの立ち上がりに同期して、入力された制御データ（ＤＡＴＡ）に基づいて、出力する信号を信号ＰＣＡｉによって示される情報（ＤＡＴＡ）に変更する。コマンドデコーダ部８１は、信号ＴＰＡＲＡが「１」であることから、データラッチ１１に格納された情報（ＤＡＴＡ）に基づいて、信号ＴＢＳＴを「１」にする。
ＡＮＤ１５は、信号ＴＢＳＴが「１」であることから、信号ＰＣＬＫＦに同期して、信号ＴＤＥを「１」にする。データレジスタ１２は、入力端子ＣＫに入力される信号ＴＤＥが「１」に変化したことにより、入力端子Ｄに入力されているデータレジスタ１１が保持している情報、すなわち「制御データ（ＤＡＴＡ）」に、信号ＴＤＡｊＰの値(データレジスタ０〜７)を変化させる。
時刻ｔ１３において、信号ＰＣＬＫＦの立ち下がりに同期して、信号ＴＤＥが「０」に変化する。データレジスタ１２は、出力端子に出力している信号ＴＤＡｊＰの値(データレジスタ０〜７)を保持する。
続いて、時刻ｔ２１以前において、外部から入力される信号により、「ＴＢＳＴコマンド」が設定される。つまり、一部の端子ＴＣＡｉに、「ＴＢＳＴコマンド」を指定する情報が設定される。
時刻ｔ２１において、コマンドデコーダ部８１は、「ＴＢＳＴコマンド」を指定する情報を取得する。
時刻ｔ２２以前において、一部の端子ＴＣＡｉに、「制御データ（ＭＡＳＫＤＡＴＡ）」を指定する情報が設定される。
時刻ｔ２２において、データラッチ１１は、信号ＰＣＬＫＦの立ち上がりに同期して、入力された制御データ（ＭＡＳＫＤＡＴＡ）に基づいて、出力する信号を信号ＰＣＡｉによって示される情報に変更する。コマンドデコーダ部８１は、信号ＴＰＡＲＡが「１」であることから、データラッチ１１に格納された情報に基づいて、信号ＴＢＳＴを「１」にする。
ＡＮＤ１６は、信号ＴＢＳＴが「１」であることから、信号ＰＣＬＫＦに同期して、信号ＴＭＥを「１」にする。データレジスタ１３は、入力端子ＣＫに入力される信号ＴＭＥが「１」に変化したことにより、入力端子Ｄに入力されているデータレジスタ１１が保持している情報、すなわち「制御データ（ＭＡＳＫＤＡＴＡ）」に、信号ＴＤＳＩＮＶｊの値(書き換え用レジスタ０〜７)を変化させる。
時刻ｔ２３において、信号ＰＣＬＫＦの立ち下がりに同期して、信号ＴＭＥが「０」に変化する。データレジスタ１３は、出力端子に出力している信号ＴＤＳＩＮＶｊの値(書き換え用レジスタ０〜７)を保持する。
時刻ｔ２１において、コマンドデコーダ部８１は、「ＴＢＳＴコマンド」を指定する情報を取得する。
時刻ｔ２２以前において、一部の端子ＴＣＡｉに、「制御データ（ＭＡＳＫＤＡＴＡ）」を指定する情報が設定される。
時刻ｔ２２において、データラッチ１１は、信号ＰＣＬＫＦの立ち上がりに同期して、入力された制御データ（ＭＡＳＫＤＡＴＡ）に基づいて、出力する信号を信号ＰＣＡｉによって示される情報に変更する。コマンドデコーダ部８１は、信号ＴＰＡＲＡが「１」であることから、データラッチ１１に格納された情報に基づいて、信号ＴＢＳＴを「１」にする。
ＡＮＤ１６は、信号ＴＢＳＴが「１」であることから、信号ＰＣＬＫＦに同期して、信号ＴＭＥを「１」にする。データレジスタ１３は、入力端子ＣＫに入力される信号ＴＭＥが「１」に変化したことにより、入力端子Ｄに入力されているデータレジスタ１１が保持している情報、すなわち「制御データ（ＭＡＳＫＤＡＴＡ）」に、信号ＴＤＳＩＮＶｊの値(書き換え用レジスタ０〜７)を変化させる。
時刻ｔ２３において、信号ＰＣＬＫＦの立ち下がりに同期して、信号ＴＭＥが「０」に変化する。データレジスタ１３は、出力端子に出力している信号ＴＤＳＩＮＶｊの値(書き換え用レジスタ０〜７)を保持する。
続いて、時刻ｔ３１以前において、外部から入力される信号により、１回目の「ＷＲＩＴＥコマンド」が設定される。つまり、一部の端子ＴＣＡｉに、１回目の「ＷＲＩＴＥコマンド」を指定する情報が設定される。
時刻ｔ３１において、コマンドデコーダ部８１は、１回目の「ＷＲＩＴＥコマンド」を指定する情報を取得し、信号ＴＢＳＴを「０」のまま保持する。これにより、データラッチ１２は、格納されている制御データ（ＤＡＴＡ）を保持し続け、データラッチ１３は、格納されている制御データ（ＭＡＳＫＤＡＴＡ）を保持し続ける。
時刻ｔ３１において、コマンドデコーダ部８１は、１回目の「ＷＲＩＴＥコマンド」を指定する情報を取得し、信号ＴＢＳＴを「０」のまま保持する。これにより、データラッチ１２は、格納されている制御データ（ＤＡＴＡ）を保持し続け、データラッチ１３は、格納されている制御データ（ＭＡＳＫＤＡＴＡ）を保持し続ける。
時刻ｔ３２以前において、端子ＴＣＡ９に、「Ｈ（ハイ）レベル（「１」）」が設定される。
時刻ｔ３２において、信号ＰＣＬＫＦの立ち上がりに同期して、データラッチ１１は、信号ＣＡ９Ｆを「１」に変更する。ＡＮＤ１７は、信号ＣＡ９Ｆが「１」に変更されたことにより、出力する信号ＴＤＩＮＶｊの値を信号ＴＤＳＩＮＶｊの値にする。演算回路１４は、入力される信号ＴＤＡｊＰの値と信号ＴＤＩＮＶｊの値により、所定の論理演算（例えば、排他的論理和演算）を行って、その演算結果を信号ＴＤＡｊに出力する。
したがって、メモリセルアレイ１に書き込ませるデータには、信号ＴＤＡｊＰの値を信号ＴＤＩＮＶｊの値によって変換された結果が供給される。
時刻ｔ３３において、メモリセルアレイ１は、所定の記憶領域（アドレス（ｋ））が選択され、演算回路１４によって生成されたデータが書き込まれる。そのデータは、信号ＴＤＡｊＰの値を信号ＴＤＩＮＶｊの値によって変換された結果である。
時刻ｔ３２において、信号ＰＣＬＫＦの立ち上がりに同期して、データラッチ１１は、信号ＣＡ９Ｆを「１」に変更する。ＡＮＤ１７は、信号ＣＡ９Ｆが「１」に変更されたことにより、出力する信号ＴＤＩＮＶｊの値を信号ＴＤＳＩＮＶｊの値にする。演算回路１４は、入力される信号ＴＤＡｊＰの値と信号ＴＤＩＮＶｊの値により、所定の論理演算（例えば、排他的論理和演算）を行って、その演算結果を信号ＴＤＡｊに出力する。
したがって、メモリセルアレイ１に書き込ませるデータには、信号ＴＤＡｊＰの値を信号ＴＤＩＮＶｊの値によって変換された結果が供給される。
時刻ｔ３３において、メモリセルアレイ１は、所定の記憶領域（アドレス（ｋ））が選択され、演算回路１４によって生成されたデータが書き込まれる。そのデータは、信号ＴＤＡｊＰの値を信号ＴＤＩＮＶｊの値によって変換された結果である。
時刻ｔ３３以前において、外部から入力される信号により、２回目の「ＷＲＩＴＥコマンド」が設定される。つまり、一部の端子ＴＣＡｉに、２回目の「ＷＲＩＴＥコマンド」を指定する情報が設定される。
時刻ｔ３３において、コマンドデコーダ部８１は、２回目の「ＷＲＩＴＥコマンド」を指定する情報を取得し、信号ＴＢＳＴを「０」のまま保持する。前述の時刻ｔ３１以降のように、データラッチ１２は、格納されている制御データ（ＤＡＴＡ）を保持し続け、データラッチ１３は、格納されている制御データ（ＭＡＳＫＤＡＴＡ）を保持し続ける。
時刻ｔ３３において、コマンドデコーダ部８１は、２回目の「ＷＲＩＴＥコマンド」を指定する情報を取得し、信号ＴＢＳＴを「０」のまま保持する。前述の時刻ｔ３１以降のように、データラッチ１２は、格納されている制御データ（ＤＡＴＡ）を保持し続け、データラッチ１３は、格納されている制御データ（ＭＡＳＫＤＡＴＡ）を保持し続ける。
時刻ｔ３４以前において、端子ＴＣＡ９に、「Ｌ（ロー）レベル（「０」）」が設定される。
時刻ｔ３４において、信号ＰＣＬＫＦの立ち上がりに同期して、データラッチ１１は、信号ＣＡ９Ｆを「０」に変更する。ＡＮＤ１７は、信号ＣＡ９Ｆが「０」に変更されたことにより、出力する信号ＴＤＩＮＶｊの値を「０」にする。演算回路１４は、入力される信号ＴＤＡｊＰの値と、「０」である信号ＴＤＩＮＶｊの値により、所定の論理演算（例えば、排他的論理和演算）を行って、その演算結果を信号ＴＤＡｊに出力する。この演算結果は、信号ＴＤＩＮＶｊの値が「０」であることから、信号ＴＤＡｊＰの値が出力される。
したがって、テストデータ制御回路１０は、メモリセルアレイ１に書き込ませるデータに信号ＴＤＡｊＰの値を供給する。
時刻ｔ３５において、メモリセルアレイ１は、次に書き込ませる記憶領域（アドレス（ｋ＋１））が選択され、演算回路１４によって生成されたデータ（信号ＴＤＡｊＰの値）が書き込まれる。
時刻ｔ３４において、信号ＰＣＬＫＦの立ち上がりに同期して、データラッチ１１は、信号ＣＡ９Ｆを「０」に変更する。ＡＮＤ１７は、信号ＣＡ９Ｆが「０」に変更されたことにより、出力する信号ＴＤＩＮＶｊの値を「０」にする。演算回路１４は、入力される信号ＴＤＡｊＰの値と、「０」である信号ＴＤＩＮＶｊの値により、所定の論理演算（例えば、排他的論理和演算）を行って、その演算結果を信号ＴＤＡｊに出力する。この演算結果は、信号ＴＤＩＮＶｊの値が「０」であることから、信号ＴＤＡｊＰの値が出力される。
したがって、テストデータ制御回路１０は、メモリセルアレイ１に書き込ませるデータに信号ＴＤＡｊＰの値を供給する。
時刻ｔ３５において、メモリセルアレイ１は、次に書き込ませる記憶領域（アドレス（ｋ＋１））が選択され、演算回路１４によって生成されたデータ（信号ＴＤＡｊＰの値）が書き込まれる。
時刻ｔ３１から時刻ｔ３５に示した処理と同様に、時刻ｔ３５から時刻ｔ３８についても、メモリセルアレイ１の記憶領域（アドレス）の値を順に変更して繰り返す。これにより、端子ＣＡ９に設定された状態に応じて、メモリセルアレイ１に書き込ませるデータを、異なるデータとして生成することができる。仮に、ＣＡ９の値を書き込み処理回数に応じて、「Ｈレベル（「１」）」と「Ｌレベル（「０」）」とを交互に変更することにより、ストデータ制御回路１０は、書き込むデータを交互に異なるデータとすることができる。
このように、テストデータ制御回路１０は、１クロックあたり１回のＷＲＩＴＥサイクルを行い、メモリアレイセルに８ビットづつ書込む。テストデータ制御回路１０は、このＷＲＩＴＥサイクルを４回続けて繰り返すことにより、３２ビットの情報を書き込ませることができる。また、これらのＷＲＩＴＥサイクルは、続けて行うことができるので、テストデータ制御回路１０は、書き込むことができない無駄なサイクルに時間を費やすことなく、効率よく書き込み処理を行うことができる。
このように、テストデータ制御回路１０は、１クロックあたり１回のＷＲＩＴＥサイクルを行い、メモリアレイセルに８ビットづつ書込む。テストデータ制御回路１０は、このＷＲＩＴＥサイクルを４回続けて繰り返すことにより、３２ビットの情報を書き込ませることができる。また、これらのＷＲＩＴＥサイクルは、続けて行うことができるので、テストデータ制御回路１０は、書き込むことができない無駄なサイクルに時間を費やすことなく、効率よく書き込み処理を行うことができる。
本実施形態に示したように、テストデータ制御回路１０によって、ＷＲＩＴＥサイクル（ライト動作時）のテスト時間を短縮することができる。しかしながら、引用文献１に示される技術では、さらにリードサイクル（リード動作時）のテスト時間が長くなるという問題が存在する。以下、その問題について、タイミングチャートを参照し説明する。
図４は、従来の構成を示す概略ブロック図である。図１、図２と同じ構成には、同じ符号を附す。
図４には、テストデータ制御回路１０に含まれるタイミング生成部１８が示される。また、図４には、タイミング生成部１８に加えて、データコントロール回路部２０に含まれるパラレルシリアル変換部２１と読み出し信号変換部２２（ＣＯＮＶ）が示され、さらに入出力インタフェース部６が示される。
図４は、従来の構成を示す概略ブロック図である。図１、図２と同じ構成には、同じ符号を附す。
図４には、テストデータ制御回路１０に含まれるタイミング生成部１８が示される。また、図４には、タイミング生成部１８に加えて、データコントロール回路部２０に含まれるパラレルシリアル変換部２１と読み出し信号変換部２２（ＣＯＮＶ）が示され、さらに入出力インタフェース部６が示される。
タイミング生成部１８は、信号ＰＣＬＫＲ及び信号ＯＥＰがそれぞれ入力される入力端子を備える。タイミング生成部１８は、メモリセルアレイ１から読み出す処理のタイミングを生成する。
タイミング生成部１８は、信号ＰＣＬＫＲ及び信号ＯＥＰが入力されるＦＦ部１８ａと、ＦＦ部１８ａが出力する信号を信号ＰＣＬＫＲに同期してシフトさせるシフトレジスタ部（ＳＲ部）１８ｂと、シフトレジスタ部によってシフトされるデータに基づいて、ＮＡＮＤ部１８ｇを備える。
ＦＦ部１８ａは、それぞれ入力される信号を反転するインバータＩＶと、２つのＮＡＮＤゲートの組合せからなるフリップフロップと、そのフリップフロップが出力する論理を反転するインバータＩＶからなる。
タイミング生成部１８は、信号ＰＣＬＫＲ及び信号ＯＥＰが入力されるＦＦ部１８ａと、ＦＦ部１８ａが出力する信号を信号ＰＣＬＫＲに同期してシフトさせるシフトレジスタ部（ＳＲ部）１８ｂと、シフトレジスタ部によってシフトされるデータに基づいて、ＮＡＮＤ部１８ｇを備える。
ＦＦ部１８ａは、それぞれ入力される信号を反転するインバータＩＶと、２つのＮＡＮＤゲートの組合せからなるフリップフロップと、そのフリップフロップが出力する論理を反転するインバータＩＶからなる。
ＳＲ部１８ｂは、クロックの論理が異なる２種類のＤ型ラッチを備え、それぞれのラッチが交互に直列に接続され、シフトレジスタを形成する。２種類のＤ型ラッチを、図５に示す。
図５は、クロックの論理が異なるのＤ型ラッチの構成を示すブロック図である。
クロックの論理が異なる２種類のＤ型ラッチをそれぞれ１つずつ組み合わせて、１クロックあたり１段シフトするＤ型ＦＦとして機能する。
図４に戻り、ＳＲ部１８ｂは、バースト読み出しを行うビット数に応じた段数のシフトレジスタを形成する。例えば、８ビット分の情報を１つの出力端子から、倍の周波数のクロックで読み出すことから、４サイクルのクロック数のタイミングパルスの生成が必要となる。そこで、ＳＲ部１８ｂは、ＦＦ部１８ａとあわせて４段のシフトレジスタを形成し、各段の信号をＩＶによって反転して出力する。出力する信号は、信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂである。
ＮＡＮＤ部１８ｇにおける４つの入力端子は、それぞれ、信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂを出力するＩＶの出力端子に接続される。
ＮＡＮＤ部１８ｇの４つの入力端子に入力される信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂのいずれかが、「０」である場合、出力信号である信号ＯＥＲに「１」を出力する。
ＦＦ部１８ｈは、信号ＯＥＲを１／２クロック遅延した信号ＯＥＦを生成する。
図５は、クロックの論理が異なるのＤ型ラッチの構成を示すブロック図である。
クロックの論理が異なる２種類のＤ型ラッチをそれぞれ１つずつ組み合わせて、１クロックあたり１段シフトするＤ型ＦＦとして機能する。
図４に戻り、ＳＲ部１８ｂは、バースト読み出しを行うビット数に応じた段数のシフトレジスタを形成する。例えば、８ビット分の情報を１つの出力端子から、倍の周波数のクロックで読み出すことから、４サイクルのクロック数のタイミングパルスの生成が必要となる。そこで、ＳＲ部１８ｂは、ＦＦ部１８ａとあわせて４段のシフトレジスタを形成し、各段の信号をＩＶによって反転して出力する。出力する信号は、信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂである。
ＮＡＮＤ部１８ｇにおける４つの入力端子は、それぞれ、信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂを出力するＩＶの出力端子に接続される。
ＮＡＮＤ部１８ｇの４つの入力端子に入力される信号ＯＥＰ１Ｂ、信号ＯＥＰ２Ｂ、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂのいずれかが、「０」である場合、出力信号である信号ＯＥＲに「１」を出力する。
ＦＦ部１８ｈは、信号ＯＥＲを１／２クロック遅延した信号ＯＥＦを生成する。
パラレルシリアル変換部２１は、分割されたメモリセルアレイ１から並列に出力される４つの信号をシリアル信号に変換する。パラレルシリアル変換部２１は、４つのデータ入力端子と、クロック信号端子を備える。
例えば、メモリセルアレイ１が、８つのバンクに分割された構成を備えており、各メモリセルアレイ１から、２つの信号を並列に出力することができるとする。各パラレルシリアル変換部２１は、２つのバンクからそれぞれ出力される２つの信号、すなわち４つの信号を受けて、シリアル信号に変換する。
パラレルシリアル変換部（ＰＳ部）２１−１は、信号ＰＣＬＫＲがクロックとして供給されることにより、信号ＲＤＥＴＡを信号ＰＣＬＫＲの立ち上がりに同期して出力する。
パラレルシリアル変換部（ＰＳ部）２１−２は、信号ＰＣＬＫＦがクロックとして供給されることにより、信号ＦＤＡＴＡを信号ＰＣＬＫＦの立ち上がりに同期して出力する。
例えば、メモリセルアレイ１が、８つのバンクに分割された構成を備えており、各メモリセルアレイ１から、２つの信号を並列に出力することができるとする。各パラレルシリアル変換部２１は、２つのバンクからそれぞれ出力される２つの信号、すなわち４つの信号を受けて、シリアル信号に変換する。
パラレルシリアル変換部（ＰＳ部）２１−１は、信号ＰＣＬＫＲがクロックとして供給されることにより、信号ＲＤＥＴＡを信号ＰＣＬＫＲの立ち上がりに同期して出力する。
パラレルシリアル変換部（ＰＳ部）２１−２は、信号ＰＣＬＫＦがクロックとして供給されることにより、信号ＦＤＡＴＡを信号ＰＣＬＫＦの立ち上がりに同期して出力する。
読み出し信号変換部２２は、２つのＮＡＮＤ２２ａ、２２ｃと２つのＮＯＲ２２ｂ、２２ｄを備える。
読み出し信号変換部２２は、ＮＡＮＤ２２ａ、２２ｃ、ＮＯＲ２２ｄ、２２ｅ、データ変換部２２ｅ、２２ｆを備える。ＮＡＮＤ２２ａの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−１の出力端子に接続される。ＮＡＮＤ２２ａの２つの入力端子には、信号ＯＥＲと信号ＲＤＡＴＡとが入力され、信号ＯＥＲが「１」である場合、信号ＲＤＡＴＡ１に信号ＲＤＡＴＡを反転して出力する。
読み出し信号変換部２２は、ＮＡＮＤ２２ａ、２２ｃ、ＮＯＲ２２ｄ、２２ｅ、データ変換部２２ｅ、２２ｆを備える。ＮＡＮＤ２２ａの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−１の出力端子に接続される。ＮＡＮＤ２２ａの２つの入力端子には、信号ＯＥＲと信号ＲＤＡＴＡとが入力され、信号ＯＥＲが「１」である場合、信号ＲＤＡＴＡ１に信号ＲＤＡＴＡを反転して出力する。
ＮＯＲ２２ｂの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−１の出力端子に接続される。ＮＯＲ２２ｂの２つの入力端子には、信号ＯＥＲと信号ＲＤＡＴＡとが入力され、信号ＯＥＲが「０」である場合、信号ＲＤＡＴＡ２に信号ＲＤＡＴＡを反転して出力する。
ＮＡＮＤ２２ｃの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−２の出力端子に接続される。ＮＡＮＤ２２ｃの２つの入力端子には、信号ＯＥＦと信号ＦＤＡＴＡとが入力され、信号ＯＥＦが「１」である場合、信号ＦＤＡＴＡ１に信号ＦＤＡＴＡを反転して出力する。
ＮＯＲの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−２の出力端子に接続される。
ＮＯＲの２つの入力端子には、信号ＯＥＦと信号ＦＤＡＴＡとが入力され、信号ＯＥＦが「０」である場合、信号ＦＤＡＴＡ２に信号ＦＤＡＴＡを反転して出力する。
ＮＡＮＤ２２ｃの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−２の出力端子に接続される。ＮＡＮＤ２２ｃの２つの入力端子には、信号ＯＥＦと信号ＦＤＡＴＡとが入力され、信号ＯＥＦが「１」である場合、信号ＦＤＡＴＡ１に信号ＦＤＡＴＡを反転して出力する。
ＮＯＲの２つの入力端子は、ＮＡＮＤ１８ｇの出力端子とＰＳ部２１−２の出力端子に接続される。
ＮＯＲの２つの入力端子には、信号ＯＥＦと信号ＦＤＡＴＡとが入力され、信号ＯＥＦが「０」である場合、信号ＦＤＡＴＡ２に信号ＦＤＡＴＡを反転して出力する。
データ変換部２２ｅ、２２ｆは、２つのデータ入力端子と相補の関係にあるクロック入力端子をそれぞれ備える。データ変換部２２ｅ、２２ｆは、２つのデータ入力端子に入力された信号を、クロック半周期ごとに切り替えて出力する。
データ変換部２２ｅ部の２つの入力端子Ｄは、ＮＡＮＤ２２ａの出力端子とＮＡＮＤ２２ｃの出力端子に接続され、クロック入力端子ＣＫは、信号ＰＣＬＫＲと信号ＰＣＬＫＦの出力端子にそれぞれ接続される。
データ変換部２２ｅ部は、入力される信号ＲＤＡＴＡ１と信号ＦＤＡＴＡ１を反転し、それぞれ信号ＰＣＬＫＲと信号ＰＣＬＫＦが、「０」から「１」に切り替わるタイミングで出力端子ＱＢを切り替えて出力する。
データ変換部２２ｅ部の２つの入力端子Ｄは、ＮＡＮＤ２２ａの出力端子とＮＡＮＤ２２ｃの出力端子に接続され、クロック入力端子ＣＫは、信号ＰＣＬＫＲと信号ＰＣＬＫＦの出力端子にそれぞれ接続される。
データ変換部２２ｅ部は、入力される信号ＲＤＡＴＡ１と信号ＦＤＡＴＡ１を反転し、それぞれ信号ＰＣＬＫＲと信号ＰＣＬＫＦが、「０」から「１」に切り替わるタイミングで出力端子ＱＢを切り替えて出力する。
データ変換部２２ｆ部の２つの入力端子Ｄは、ＮＯＲ２２ｂの出力端子とＮＯＲ２２ｄの出力端子に接続され、クロック入力端子ＣＫは、信号ＰＣＬＫＲと信号ＰＣＬＫＦの出力端子にそれぞれ接続される。
データ変換部２２ｆ部は、入力される信号ＲＤＡＴＡ２と信号ＦＤＡＴＡ２を反転し、それぞれ信号ＰＣＬＫＲと信号ＰＣＬＫＦが、「０」から「１」に切り替わるタイミングで出力端子ＱＢを切り替えて出力する。
データ変換部２２ｅ部とデータ変換部２２ｅ部は、出力した信号を入出力インタフェース部６に供給し、Ｉ／Ｏ端子ＤＱに出力する。
データ変換部２２ｆ部は、入力される信号ＲＤＡＴＡ２と信号ＦＤＡＴＡ２を反転し、それぞれ信号ＰＣＬＫＲと信号ＰＣＬＫＦが、「０」から「１」に切り替わるタイミングで出力端子ＱＢを切り替えて出力する。
データ変換部２２ｅ部とデータ変換部２２ｅ部は、出力した信号を入出力インタフェース部６に供給し、Ｉ／Ｏ端子ＤＱに出力する。
図６を参照し、図４のデータコントロール回路部の動作について説明する。
図６は、図４におけるデータコントロール回路部の動作を示すタイミングチャートである。図６においては、端子ＴＣＬＫ、図４に示した各信号、ノードの論理レベルの時間変化を示している。以下、図４を用いて、データコントロール回路部２０の動作を説明する。
リード動作でデバイス外部に読み出されるデータは、下記の１６個のデータになる。
図６は、図４におけるデータコントロール回路部の動作を示すタイミングチャートである。図６においては、端子ＴＣＬＫ、図４に示した各信号、ノードの論理レベルの時間変化を示している。以下、図４を用いて、データコントロール回路部２０の動作を説明する。
リード動作でデバイス外部に読み出されるデータは、下記の１６個のデータになる。
バンク0、YアドレスEVEN、
バンク0、YアドレスODD、
・・・
バンク7、YアドレスODD。
バンク0、YアドレスODD、
・・・
バンク7、YアドレスODD。
これらの１６個のデータを、２つのＩ／Ｏ端子ＤＱ（または２つのDQS）から読出すので、ひとつのＩ／Ｏ端子ＤＱ（またはDQS）からはバースト長が８の読出しが行われる。２つのＩ／Ｏ端子ＤＱから並列に読み出されるため、サイクル時間で示すと、４サイクル消費することになる。
また、プリチャージ動作時には、Ｉ／Ｏ端子ＤＱは非活性となり、Ｉ／Ｏ端子ＤＱからの出力ができなくなる。例えば、リードコマンドが入力されてから、次のプリチャージコマンドを入力できるまでに、上記の４サイクルと、リードレイテンシの１サイクルを加算した、計５つのサイクルが消費される。この時間が、テスト時間を大幅に伸ばす要因となっている。
図６を参照して具体的に示すと、時刻ｔ１３から時刻ｔ１４にかけて、制御信号生成回路８は、「ＲＥＡＤ」コマンドが投入されたことを検出する。時刻ｔ１４から時刻ｔ１５にかけて、制御信号生成回路８が信号ＯＥＰ（出力端子イネーブルパルス）を出力し、Ｙデコーダ部３−１が、制御信号ＹＳ、制御信号ＤＡＥを「１」にする。メモリアレイセルは、データＤＥ０からＤＯ３を出力する。
ここで、パラレルシリアル変換部２１−１、−２は、パラレルに出力されたデータＤＥ０からＤＯ３を信号ＰＣＬＫＲ、信号ＰＣＬＫＦに同期してシリアル信号に変換する。
パラレルシリアル変換部２１は、パラレルシリアル変換部２１−１、−２によってシリアル変換された信号を順に出力する。タイミング生成部１８は、時刻ｔ１５から時刻ｔ１６にかけて、最初のデータである「ＤＥ０（ｅ０）」出力し、続けてクロックの半周期ごとに「ＤＥ２（ｅ２）」、「ＤＯ０（ｏ０）」、「ＤＯ２（ｏ２）」を出力する。
ただし、図４の構成では、時刻ｔ１７から時刻ｔ１８に「プリチャージ」コマンド、続けて「ＡＣＴ」コマンドが投入されたために、時刻ｔ１９から時刻ｔ２３にかけて、信号ＯＥＲ、信号ＯＥＦが「０」となるため、タイミング生成部１８には、Ｉ／Ｏ端子ＤＱにデータを連続させて出力できない時間が生じている。
ここで、パラレルシリアル変換部２１−１、−２は、パラレルに出力されたデータＤＥ０からＤＯ３を信号ＰＣＬＫＲ、信号ＰＣＬＫＦに同期してシリアル信号に変換する。
パラレルシリアル変換部２１は、パラレルシリアル変換部２１−１、−２によってシリアル変換された信号を順に出力する。タイミング生成部１８は、時刻ｔ１５から時刻ｔ１６にかけて、最初のデータである「ＤＥ０（ｅ０）」出力し、続けてクロックの半周期ごとに「ＤＥ２（ｅ２）」、「ＤＯ０（ｏ０）」、「ＤＯ２（ｏ２）」を出力する。
ただし、図４の構成では、時刻ｔ１７から時刻ｔ１８に「プリチャージ」コマンド、続けて「ＡＣＴ」コマンドが投入されたために、時刻ｔ１９から時刻ｔ２３にかけて、信号ＯＥＲ、信号ＯＥＦが「０」となるため、タイミング生成部１８には、Ｉ／Ｏ端子ＤＱにデータを連続させて出力できない時間が生じている。
さらに、上記の読み出しできない時間を、生じさせないことにより、読み出し効率を高める構成について説明する。
図７は、読み出し効率を高めるの読み出し回路の構成を示す概略ブロック図である。図４と同じ構成には、同じ符号を附す。
タイミング生成部１８Ａは、シフトレジスタ部（ＳＲ部）１８ｂに信号を割り込ませる出力停止キャンセル回路１８ｏｃを備える。
出力停止キャンセル回路１８ｏｃは、制御信号生成回路部８が生成するＲＡＳＡＣＴ信号及びＴＥＳＴ信号を入力信号とする。ＲＡＳＡＣＴ信号が「０」及びＴＥＳＴ信号が「１」である場合、ＲＡＳＡＣＴ信号に応じたパルスを生成し、ＳＲ部１８ｂによってシフトさせる信号にする。
図７は、読み出し効率を高めるの読み出し回路の構成を示す概略ブロック図である。図４と同じ構成には、同じ符号を附す。
タイミング生成部１８Ａは、シフトレジスタ部（ＳＲ部）１８ｂに信号を割り込ませる出力停止キャンセル回路１８ｏｃを備える。
出力停止キャンセル回路１８ｏｃは、制御信号生成回路部８が生成するＲＡＳＡＣＴ信号及びＴＥＳＴ信号を入力信号とする。ＲＡＳＡＣＴ信号が「０」及びＴＥＳＴ信号が「１」である場合、ＲＡＳＡＣＴ信号に応じたパルスを生成し、ＳＲ部１８ｂによってシフトさせる信号にする。
出力停止キャンセル回路１８ｏｃによって、ＲＡＳＡＣＴ信号に応じて生成したパルスを用いて、タイミングパルス生成部１８Ａは、テストモードに設定されている場合の、プリチャージ動作のサイクルであっても、Ｉ／Ｏ端子ＤＱを活性化する。
タイミングパルス生成部１８Ａは、リード動作によって読み出された信号（ＲＤＡＴＡ、ＦＤＡＴＡ）を、プリチャージ動作に影響されることなく出力するように、信号ＯＥＲのタイミングを生成する。
タイミングパルス生成部１８Ａは、リード動作によって読み出された信号（ＲＤＡＴＡ、ＦＤＡＴＡ）を、プリチャージ動作に影響されることなく出力するように、信号ＯＥＲのタイミングを生成する。
また、図８は、図７の概略ブロック図に示す構成の動作を示すタイミングチャートである。
図８を参照して、改善されたタイミングを中心に説明する。
タイミング生成部１８Ａは、時刻ｔ１５から時刻ｔ１６にかけて、最初のデータである「ＤＥ０（ｅ０）」出力し、続けてクロックの半周期ごとに「ＤＥ２（ｅ２）」、「ＤＯ０（ｏ０）」、「ＤＯ２（ｏ２）」を出力する。
ただし、図７の構成では、時刻ｔ１７から時刻ｔ１８に「プリチャージ」コマンド、続けて「ＡＣＴ」コマンドが投入されているが、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂに示すように、出力停止キャンセル回路１８ｏｃによって生成された信号が、ＳＲ部１８Ａによって生成される。
この信号により、信号ＯＥＲ及び信号ＯＥＦが、連続するように制御できることから、Ｉ／Ｏ端子ＤＱを連続的に活性化できる。
これにより、タイミング生成部１８Ａは、時刻ｔ１９から時刻ｔ２３にかけて、先に出力した出力データに続けて、「ＤＥ１（ｅ１）」、「ＤＥ３（ｅ３）」、「ＤＯ１（ｏ１）」、「ＤＯ３（ｏ３）」を出力することができる。
以上に示した構成としたことにより、リードサイクルにおいてもテストに必要とされるサイクル数を低減することができ、半導体装置を検査する検査時間を短縮できる。
図８を参照して、改善されたタイミングを中心に説明する。
タイミング生成部１８Ａは、時刻ｔ１５から時刻ｔ１６にかけて、最初のデータである「ＤＥ０（ｅ０）」出力し、続けてクロックの半周期ごとに「ＤＥ２（ｅ２）」、「ＤＯ０（ｏ０）」、「ＤＯ２（ｏ２）」を出力する。
ただし、図７の構成では、時刻ｔ１７から時刻ｔ１８に「プリチャージ」コマンド、続けて「ＡＣＴ」コマンドが投入されているが、信号ＯＥＰ３Ｂ、信号ＯＥＰ４Ｂに示すように、出力停止キャンセル回路１８ｏｃによって生成された信号が、ＳＲ部１８Ａによって生成される。
この信号により、信号ＯＥＲ及び信号ＯＥＦが、連続するように制御できることから、Ｉ／Ｏ端子ＤＱを連続的に活性化できる。
これにより、タイミング生成部１８Ａは、時刻ｔ１９から時刻ｔ２３にかけて、先に出力した出力データに続けて、「ＤＥ１（ｅ１）」、「ＤＥ３（ｅ３）」、「ＤＯ１（ｏ１）」、「ＤＯ３（ｏ３）」を出力することができる。
以上に示した構成としたことにより、リードサイクルにおいてもテストに必要とされるサイクル数を低減することができ、半導体装置を検査する検査時間を短縮できる。
このように、本実施形態による半導体装置は、予めデータラッチ１２（レジスタ部）に格納されているデータを変更する変更データを格納するデータラッチ１３（変更レジスタ部）と、データと変更データとの論理合成処理を行う演算回路１４（論理合成部）と、変更データの値を変換する付加情報に基づいて変更データの値を変換し、演算回路１４に供給するＡＮＤ１７（変換部）とを備えることを特徴とする。
また、本実施形態による半導体装置は、メモリセルアレイ１（記憶部）と、書込み試験モードにおいて、メモリセルアレイ１に対してデータを書き込むテストデータ制御回路１０（試験制御部）とを備え、テストデータ制御回路１０は、演算回路１４によって合成させたデータを記憶部に書き込むことを特徴とする。
また、本実施形態による半導体装置は、テストデータ制御回路１０は、書込み試験モードを指定する制御コマンドに含まれる情報に従って、メモリセルアレイ１に連続して書き込むデータ数を定めることを特徴とする。
また、本実施形態による半導体装置は、テストデータ制御回路１０は、メモリセルアレイ１に書き込まれた合成データを読み出す読み出し試験モードにおいて、メモリセルアレイ１から並列に読み出される合成データを、シリアルデータに変換して読み出すパラレルシリアル変換部２１を備えることを特徴とする。
また、本実施形態による半導体装置は、テストデータ制御回路１０は、プリチャージ処理中に、パラレルシリアル変換部から出力されるシリアルデータを出力するデータコントロール回路部２０（信号出力部）を備えることを特徴とする。
また、本実施形態による半導体装置は、読み出し試験モードにおいて、メモリセルアレイ１から記憶されたデータを読み出す読み出し信号に基づいて、データをクロックの立ち上がりで出力するか、立ち下がりで出力するかを制御する制御信号を出力する制御回路と、パラレルシリアル変換されたデータを制御信号によってクロックの立ち上がり、又は立ち下がりで順に出力するデータ変換部２２（出力回路）とを備えることを特徴とする。
また、本実施形態による半導体装置は、入力端子を有しており、データラッチ１２には、入力端子を介して入力されるデータを記憶させ、データラッチ１３には、入力端子を介して入力させる変更データを記憶させることを特徴とする。
本願の技術思想は、揮発性、不揮発性の複数の記憶セルを有する半導体装置に関して適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
例えば、データを入力する際に用いるコマンドを、ＢＳＴコマンドとする形態を例示したが、他のコマンドを用いることを妨げるものではない。
また、データを変換する際に、スクランブルさせたり、反転させたりする方法を、マスクビットを書き込むことによって実現させる形態を示したが、他の形態により実現させても良い。
例えば、データを入力する際に用いるコマンドを、ＢＳＴコマンドとする形態を例示したが、他のコマンドを用いることを妨げるものではない。
また、データを変換する際に、スクランブルさせたり、反転させたりする方法を、マスクビットを書き込むことによって実現させる形態を示したが、他の形態により実現させても良い。
また、リードサイクルの判定を、プリチャージコマンド、アクトコマンド以外のコマンドによって行うことも可能である。例えば、１回目のリードサイクルと並列処理することもできる。
また、リードサイクルのデータ出力を、ＤＱ端子以外の信号端子からデータを出力しても良い。例えば、ＤＱＳ端子を用いることも可能である。
また、リードサイクルのデータ出力を、ＤＱ端子以外の信号端子からデータを出力しても良い。例えば、ＤＱＳ端子を用いることも可能である。
また、テスト結果を、読み出したデータを出力するほかに、半導体装置内部に判定回路を設けることにより、期待する結果と検出結果を比較して、判定結果を出力させても良い。
それにより、出力するデータ数を削減できる場合もある。
ライトデータ、及び、期待値を、ＣＡ端子から入力することにしても良い。これにより、ＤＱ端子と異なる経路からデータを入力することが可能となる。
本実施形態を適用することにより、ウエハ試験（ＰＷ）において、ウエハにプローバーを接触させる回数を低減しても、ウエハ上の全チップを測定することができる。これにより、同時測定数を最大化することが可能となる。
それにより、出力するデータ数を削減できる場合もある。
ライトデータ、及び、期待値を、ＣＡ端子から入力することにしても良い。これにより、ＤＱ端子と異なる経路からデータを入力することが可能となる。
本実施形態を適用することにより、ウエハ試験（ＰＷ）において、ウエハにプローバーを接触させる回数を低減しても、ウエハ上の全チップを測定することができる。これにより、同時測定数を最大化することが可能となる。
１…メモリアレイ部、２−１…Ｘデコーダ部、２−２…Ｘタイミング生成回路部、
３−１…Ｙデコーダ部、３−２…Ｙタイミング生成回路部、４…データ制御回路部、
５…データラッチ回路部、６…入出力インターフェース部、
７…内部ＣＬＫ(Clock)生成回路部、８…制御信号生成回路部、
９…ＤＬＬ(Delay Locked Loop)回路、
１０…テストデータ制御回路、
１１、１２、１３…データラッチ、１４…演算回路、１５、１６、１７…ＡＮＤ、
２０…データコントロール回路部、３０…ＣＡレシーバ部
３−１…Ｙデコーダ部、３−２…Ｙタイミング生成回路部、４…データ制御回路部、
５…データラッチ回路部、６…入出力インターフェース部、
７…内部ＣＬＫ(Clock)生成回路部、８…制御信号生成回路部、
９…ＤＬＬ(Delay Locked Loop)回路、
１０…テストデータ制御回路、
１１、１２、１３…データラッチ、１４…演算回路、１５、１６、１７…ＡＮＤ、
２０…データコントロール回路部、３０…ＣＡレシーバ部
Claims (8)
- 予めレジスタ部に格納されているデータを変更する変更データを格納する変更レジスタ部と、
前記データと前記変更データとの論理合成処理を行う論理合成部と、
前記変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、前記論理合成部に供給する変換部と
を備えることを特徴とする半導体装置。 - 記憶部と、
書込み試験モードにおいて、前記記憶部に対して前記データを書き込む試験制御部と
を備え、
前記試験制御部は、
前記論理合成部によって合成された合成データを前記記憶部に書き込む
ことを特徴とする請求項１に記載の半導体装置。 - 前記試験制御部は、
前記書込み試験モードを指定する制御コマンドに従って、前記記憶部に連続して書き込むデータ数を定める
ことを特徴とする請求項２に記載の半導体装置。 - 前記試験制御部は、
前記記憶部に書き込まれた前記合成データを読み出す読み出し試験モードにおいて、前記記憶部からパラレルに読み出された前記データを、シリアルデータに変換して読み出すパラレルシリアル変換部
を備えることを特徴とする請求項２又は請求項３に記載の半導体装置。 - 前記試験制御部は、
プリチャージ処理中に、前記パラレルシリアル変換部から出力される前記シリアルデータを出力する信号出力部
を備えることを特徴とする請求項４に記載の半導体装置。 - 前記読み出し試験モードにおいて、前記記憶部から記憶されたデータを読み出す読み出し信号に基づいて、前記データをクロックの立ち上がりで出力するか、立ち下がりで出力するかを制御する制御信号を出力する制御回路と、
前記シリアルデータを前記制御信号によって前記クロックの立ち上がり、又は立ち下がりに同期させて順に出力する出力回路と
を備えることを特徴とする請求項４又は請求項５に記載の半導体装置。 - 入力端子を有しており、
前記レジスタ部には、前記入力端子を介して入力される前記データを記憶させ、前記変更レジスタ部には、前記入力端子を介して入力させる前記変更データを記憶させる
ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。 - 予めレジスタ部に格納されているデータを変更する変更データを格納する過程と、
前記データと前記変更データとの論理合成処理を行う論理合成過程と、
前記変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、前記論理合成部に供給する変換過程と
を含むことを特徴とする半導体試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010173054A JP2012033241A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、及び半導体試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010173054A JP2012033241A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、及び半導体試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012033241A true JP2012033241A (ja) | 2012-02-16 |
Family
ID=45846478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010173054A Pending JP2012033241A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、及び半導体試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012033241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013220977A (ja) * | 2012-04-17 | 2013-10-28 | Asahi Glass Co Ltd | 片面エッチング用ガラス保持具および片面エッチングガラスの製造方法 |
| CN113851182A (zh) * | 2021-09-22 | 2021-12-28 | 长鑫存储技术有限公司 | 存储器的测试方法及测试装置 |
-
2010
- 2010-07-30 JP JP2010173054A patent/JP2012033241A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113851182A (zh) * | 2021-09-22 | 2021-12-28 | 长鑫存储技术有限公司 | 存储器的测试方法及测试装置 |
| CN113851182B (zh) * | 2021-09-22 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器的测试方法及测试装置 |
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