KR100732241B1 - 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 - Google Patents

테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 Download PDF

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Abstract

테스트 모드에서 DQ 패드를 통해 어드레스 신호들 및/또는 커맨드 신호들을 수신하여 동작을 테스트할 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법이 개시되어 있다. 반도체 메모리 장치는 래치회로를 구비하여 테스트 모드시 DQ 패드를 통해 수신한 어드레스 신호들 및/또는 커맨드 신호들을 래치하고 래치된 어드레스 신호들 또는 커맨드 신호들을 디코딩하여 데이터를 라이트하고 리드하는 데 이용한다. 따라서, 반도체 메모리 장치를 포함하는 테스트 시스템을 사용하면 테스트 효율을 높일 수 있고 테스트 비용을 줄일 수 있다.

Description

테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리 장치의 테스트 방법, 및 이를 구비한 테스트 시스템{SEMICONDUCTOR MEMORY DEVICE HAVING HIGH TEST EFFICIENCY, TEST SYSTEM HAVING THE SAME, AND METHOD OF TESTING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 래치회로(150)와 지연 회로(130)의 하나의 예를 나타내는 도면이다.
도 3은 도 2에 도시된 래치회로(150)에 포함된 단위 래치회로(151)의 하나의 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 지연 회로(130)에 포함된 단위 지연 회로(131)의 하나의 예를 나타내는 회로도이다.
도 5는 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 지연 회로(140)의 하나의 예를 나타내는 블록도이다.
도 6은 도 5에 도시된 지연 회로(140)에 포함된 단위 지연 회로(141)의 하나의 예를 나타내는 회로도이다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 8은 도 7에 도시된 반도체 메모리 장치에 포함되어 있는 래치회로(250)와 지연 회로(230)의 하나의 예를 나타내는 도면이다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 10은 도 9에 도시된 반도체 메모리 장치에 포함되어 있는 래치회로(350)와 지연 회로(330)의 하나의 예를 나타내는 도면이다.
도 11은 도 9에 도시된 반도체 메모리 장치가 테스트 모드에서 동작할 때의 타이밍 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 테스트 시스템을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 반도체 메모리 장치
110, 310 : 어드레스 버퍼
210, 320 : 커맨드 버퍼
120, 220, 325 : 데이터 입력 버퍼
130, 140, 230, 240, 330, 340, 360 : 지연회로
150, 250, 350 : 래치 회로
160, 370 : 어드레스 래치회로
260, 380 : 커맨드 래치회로
170, 270, 390 : 데이터 래치회로
180, 375 : 어드레스 디코더
280, 385 : 커맨드 디코더
190, 290, 395 : 메모리 코어
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 관한 것으로, 특히 테스트 효율이 높은 반도체 메모리 장치 및 그 테스트 방법에 관한 것이다.
통상적으로 반도체 메모리 장치를 테스트하기 위해서, 테스터는 어드레스 핀을 통해 반도체 메모리 장치에 어드레스 신호들을 입력하고, 커맨드 핀을 통해 반도체 메모리 장치에 커맨드 신호들을 입력하고 DQ 핀을 통해 반도체 메모리 장치에 데이터들을 입력해야 한다.
그런데, 테스터가 가지는 채널의 수는 한정되어 있으므로 테스트에 사용되는 반도체 메모리 장치의 핀 수가 많을수록 동시에 테스트할 수 있는 반도체 메모리 장치의 수는 줄어든다.
따라서, 동시에 더 많은 반도체 메모리 장치를 테스트할 수 있는 테스트 방법이 필요하다.
본 발명의 목적은 테스트 효율이 높은 반도체 메모리 장치를 제공하는 것이 다.
본 발명의 다른 목적은 테스트 효율이 높은 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 효율이 높은 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 복수의 어드레스 패드, 복수의 DQ 패드, 어드레스 버퍼, 데이터 입력 버퍼, 래치 회로, 및 제 1 지연 회로를 구비한다.
어드레스 버퍼는 상기 복수의 어드레스 패드를 통해 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 1 어드레스 신호들을 발생시킨다. 데이터 입력 버퍼는 상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나 또는 상기 복수의 DQ 패드를 통해 상기 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 2 어드레스 신호들을 발생시킨다. 래치 회로는 테스트 모드 제어신호에 응답하여 상기 제 2 어드레스 신호들을 래치하고 제 3 어드레스 신호들을 발생시킨다. 제 1 지연 회로는 상기 테스트 모드 제어신호에 응답하여 상기 제 1 어드레스 신호들 또는 상기 제 3 어드레스 신호들을 선택하여 소정시간 지연시키고 제 4 어드레스 신호들을 발생시킨다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 복수의 커맨드 패드, 복수의 DQ 패드, 커맨드 버퍼, 데이터 입력 버퍼, 래치 회로, 및 제 1 지연 회로를 구비한다.
커맨드 버퍼는 상기 복수의 커맨드 패드를 통해 복수의 커맨드 신호를 수신하고 상기 복수의 커맨드 신호를 버퍼링하여 제 1 커맨드 신호들을 발생시킨다. 데이터 입력 버퍼는 상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나 또는 상기 복수의 DQ 패드를 통해 상기 복수의 커맨드 신호를 수신하고 상기 복수의 커맨드 신호를 버퍼링하여 제 2 커맨드 신호들을 발생시킨다. 래치 회로는 테스트 모드 제어신호에 응답하여 상기 제 2 커맨드 신호들을 래치하고 제 3 커맨드 신호들을 발생시킨다. 제 1 지연 회로는 상기 테스트 모드 제어신호에 응답하여 상기 제 1 커맨드 신호들 또는 상기 제 3 커맨드 신호들을 선택하여 소정시간 지연시키고 제 4 커맨드 신호들을 발생시킨다.
본 발명의 또 다른 하나의 실시형태에 따른 반도체 메모리 장치는 복수의 어드레스 패드, 복수의 커맨드 패드, 복수의 DQ 패드, 어드레스 버퍼, 커맨드 버퍼, 데이터 입력 버퍼, 래치 회로, 제 1 지연 회로, 및 제 2 지연회로를 구비한다.
어드레스 버퍼는 상기 복수의 어드레스 패드를 통해 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 1 어드레스 신호들을 발생시킨다. 커맨드 버퍼는 상기 복수의 커맨드 패드를 통해 적어도 하나의 제 1 커맨드 신호들을 수신하고 상기 적어도 하나의 제 1 커맨드 신호를 버퍼링하여 제 2 커맨드 신호들을 발생시킨다. 데이터 입력 버퍼는 상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나, 또는 상기 복수의 DQ 패드를 통해 상기 복수의 어드레스 신호와 적어도 하나의 제 3 커맨드 신호를 수신하고 상기 복수의 어드레스 신호와 상기 적어도 하나의 제 3 커맨드 신호를 버퍼링하여 제 2 어드레스 신호들과 제 4 커맨드 신호들을 발생시킨다. 래치 회로는 테스트 모드 제어신호에 응답하여 상기 제 2 어드레스 신호들과 상기 제 4 커맨드 신호들을 래치하고 제 3 어드레스 신호들과 제 5 커맨드 신호들을 발생시킨다. 제 1 지연 회로는 상기 테스트 모드 제어신호에 응답하여 상기 제 1 어드레스 신호들 또는 상기 제 3 어드레스 신호들을 선택하여 소정시간 지연시키고 제 4 어드레스 신호들을 발생시킨다. 제 2 지연 회로는 상기 테스트 모드 제어신호에 응답하여 상기 제 2 커맨드 신호들 또는 상기 제 5 커맨드 신호들을 선택하여 소정시간 지연시키고 제 6 커맨드 신호들을 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 테스트 시스템은 반도체 메모리 장치, 및 테스터를 구비한다.
반도체 메모리 장치는 복수의 어드레스 패드, 복수의 커맨드 패드, 및 복수의 DQ 패드를 구비한다. 테스터는 테스트 모드에서 상기 복수의 DQ 패드를 통해 어드레스 신호들, 커맨드 신호들, 및 입력 데이터들을 상기 반도체 메모리 장치에 제공하여 상기 반도체 메모리 장치의 동작을 테스트한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 방법은 테스터로부터 복수의 DQ 패드를 통해 복수의 어드레스 신호 및 적어도 하나의 커맨드 신호를 수신하는 단계, 상기 테스터로부터 상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하는 단계, 상기 복수의 어드레스 신호와 상기 적어도 하나의 커맨드 신호를 버퍼링하여 제 1 어드레스 신호와 제 1 커맨드 신호를 발생시키는 단계, 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터를 발생시키는 단계, 테스트 모드에서 상기 제 1 어드레스 신호들과 상기 제 1 커맨드 신호들을 래치하고 제 2 어드레스 신호들과 제 2 커맨드 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 2 어드레스 신호들을 소정시간 지연시키고 제 3 어드레스 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 2 커맨드 신호들을 소정시간 지연시키고 제 3 커맨드 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 복수의 입력 데이터를 메모리 코어에 라이트(write)하는 단계, 및 테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 메모리 코어에 저장된 데이터를 리드(read)하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 어드레스 패드들(PAD_A), DQ 패드들(PAD_D), 어드레스 버퍼(110), 데이터 입력버퍼(120), 래치회로(150), 및 지연 회로들(130, 140)을 구비한다.
어드레스 패드들(PAD_A)은 어드레스 핀들(미도시)에 전기적으로 결합되고, DQ 패드들(PAD_D)은 DQ 핀들(미도시)에 전기적으로 결합된다. 어드레스 버퍼(110) 는 어드레스 패드들(PAD_A)을 통해 어드레스 신호들(A0~A13)을 수신하여 버퍼링한다. 데이터 입력버퍼(120)는 DQ 패드들(PAD_D)을 통해 입력 데이터들(DQ0~DQ15)을 수신하여 버퍼링하거나 또는 DQ 패드들(PAD_D)을 통해 어드레스 신호들(A0~A13)을 수신하여 버퍼링한다. 따라서, 데이터 입력버퍼(120)의 출력신호들(TDQ0~TDQ15)은 입력 데이터들(DQ0~DQ15)일수도 있고 어드레스 신호들(A0~A13)일 수 있다. 래치 회로(150)는 데이터 입력버퍼(120)의 출력신호들(TDQ0~TDQ15) 중 어드레스 신호들(A0~A13)에 대응하는 신호들(TDQ0~TDQ13)을 수신하고 테스트 모드 제어신호(TM)에 응답하여 신호들(TDQ0~TDQ13)을 래치한다.
지연 회로(130)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(110)의 출력신호들(TA0~TA13) 또는 래치회로(150)의 출력신호들(TTA0~TTA13)을 선택하여 소정시간 지연시키고 지연된 어드레스 신호들(TAD0~TAD13)을 발생시킨다. 지연 회로(140)는 데이터 입력버퍼(120)의 출력신호들(TDQ0~TDQ15)을 소정시간 지연시키고 지연된 데이터들(TDD0~TDD15)을 발생시킨다.
또한, 반도체 메모리 장치(100)는 메모리 셀 어레이를 포함하는 메모리 코어(190), 어드레스 래치회로(160), 어드레스 디코더(180), 및 데이터 래치회로(170)를 구비한다. 어드레스 래치회로(160)는 지연된 어드레스 신호들(TAD0~TAD13)을 래치하고, 어드레스 디코더(180)는 어드레스 래치회로(160)의 출력신호들을 디코딩하여 메모리 코어(190)에 제공한다. 데이터 래치회로(170)는 지연된 데이터들(TDD0~TDD15)을 래치하고 메모리 코어(190)에 제공한다. 데이터 래치회로(170)의 출력 데이터들은 어드레스 디코더(180)에 의해 디코딩된 어드레스 신호들에 기초하여 선택된 메모리 셀에 저장된다.
이하, 도 1을 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(100)의 동작을 설명한다.
정상 모드(normal mode)에서는 어드레스 패드(PAD_A)를 통해 어드레스 신호들(A0~A13)이 입력되고 DQ 패드(PAD_D)를 통해 입력 데이터들(DQ0~DQ15)이 입력된다. 어드레스 신호들(A0~A13)은 어드레스 버퍼(110)에 의해 버퍼링되고 지연 회로(130)에 의해 소정시간 지연되어 어드레스 래치회로(160)에 제공된다. 입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(120)에 의해 버퍼링되고 지연 회로(140)에 의해 소정시간 지연되어 데이터 래치 회로(170)에 제공된다. 어드레스 래치회로(160)의 출력신호들은 어드레스 디코더(180)에 의해 디코딩되어 메모리 코어(190)에 제공된다. 데이터 래치 회로(170)에 일시적으로 저장되어 있던 데이터들은 어드레스 디코더(180)에 의해 디코딩된 어드레스 신호들에 응답하여 메모리 코어(190) 내에 있는 메모리 셀 어레이에 저장된다. 도 1에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다.
테스트 모드(test mode)에서는 DQ 패드(PAD_D)를 통해 어드레스 신호들(A0~A13)이 입력되고 DQ 패드(PAD_D)를 통해 입력 데이터들(DQ0~DQ15)이 입력된다. 어드레스 신호들(A0~A13)은 데이터 입력 버퍼(120)에 의해 버퍼링되고 래치 회로(150)에 의해 래치된다. 지연 회로(130)는 어드레스 신호들(A0~A13)에 대응하는 신호인 래치 회로(150)의 출력신호들(TTA0~TTA13)을 소정시간 지연시켜 어드레스 래치회로(160)에 출력한다. 입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(120)에 의해 버퍼링되고 지연 회로(140)에 의해 소정시간 지연되어 데이터 래치 회로(170)에 제공된다. 어드레스 래치회로(160)의 출력신호들은 어드레스 디코더(180)에 의해 디코딩되어 메모리 코어(190)에 제공된다. 데이터 래치 회로(170)에 일시적으로 저장되어 있던 데이터들은 어드레스 디코더(180)에 의해 디코딩된 어드레스 신호들에 응답하여 메모리 코어(190) 내에 있는 메모리 셀 어레이에 저장된다. 도 1에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다. 메모리 코어(190)에 저장되어 있던 데이터는 데이터 리드(read)시 출력 버퍼(미도시)와 DQ 패드(PAD_D)를 통해 출력된다.
이와 같이, 테스트 모드에서, 어드레스 패드들(PAD_A)이 아닌 DQ 패드들(PAD_D)을 통해 어드레스 신호들을 입력함으로써 테스트 효율을 높일 수 있다. 따라서, 도 1의 구조를 가지는 반도체 메모리 장치를 포함하는 테스트 시스템은 더 많은 수의 반도체 메모리 장치를 동시에 테스트할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 래치회로(150)와 지연 회로(130)의 하나의 예를 나타내는 도면이다.
도 2를 참조하면, 래치회로(150)는 단위 래치회로들(151, 152, 153)을 포함한다. 단위 래치회로(LATCH1)(151)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ0)를 수신하여 래치하고 신호(TTA0)를 출력한다. 단위 래치회로(LATCH2)(152)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ1)를 수신하여 래치하고 신호(TTA1)를 출력한다. 마찬가지로, 단위 래치회로(LATCH14)(153)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ13)를 수신하여 래치하고 신호(TTA13)를 출력한다.
지연 회로(130)는 단위 지연 회로들(131, 132, 133)을 포함한다. 단위 지연 회로(DELAY1)(131)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 1의 110)의 출력신호(TA0) 또는 래치회로(150)의 출력신호(TTA0)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TAD0)를 발생시킨다. 단위 지연 회로(DELAY2)(132)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 1의 110)의 출력신호(TA1) 또는 래치회로(150)의 출력신호(TTA1)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TAD1)를 발생시킨다. 마찬가지로, 단위 지연 회로(DELAY14)(133)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 1의 110)의 출력신호(TA13) 또는 래치회로(150)의 출력신호(TTA13)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TAD13)를 발생시킨다.
도 3은 도 2에 도시된 래치회로(150)에 포함된 단위 래치회로(LATCH1)(151)의 하나의 예를 나타내는 회로도이다. 도 3을 참조하면, 단위 래치회로(LATCH1)(151)는 NAND 게이트(NAND1), 전송 게이트(TG1, TG2), 래치들(LAT1, LAT2), 및 인버터들(INV2, INV3)을 포함한다.
NAND 게이트(NAND1)는 데이터 입력버퍼(도 1의 120)의 출력신호(TDQ0)와 테스트 모드 제어신호(TM)에 대해 비논리곱 연산을 수행한다. 인버터(INV2)는 클럭신호(CLK)를 반전시킨다. 전송 게이트(TG1)는 클럭신호(CLK)와 인버터(INV2)의 출력신호에 응답하여 NAND 게이트(NAND1)의 출력신호를 출력한다. 래치(LAT1)는 전송 게이트(TG1)의 출력신호를 래치한다. 전송 게이트(TG2)는 클럭신호(CLK)와 인버터(INV2)의 출력신호에 응답하여 래치(LAT1)의 출력신호를 출력한다. 래치(LAT2)는 전송 게이트(TG2)의 출력신호를 래치하고, 인버터(INV3)는 래치(LAT2)의 출력신호를 반전시킨다.
테스트 모드 제어신호(TM)가 인에이블 되었을 때, 즉 테스트 모드 제어신호(TM)가 로직 "하이" 상태일 때, 단위 래치회로(151)는 클럭신호(CLK)에 응답하여 데이터 입력버퍼(도 1의 120)의 출력신호(TDQ0)를 래치(LAT1) 및 래치(LAT2)에 잠시 저장한다. 클럭신호(CLK)가 로직 "하이" 상태일 때 전송 게이트(TG1)는 턴온 되고 전송 게이트(TG2)는 턴오프 된다. 이 때, NAND 게이트(NAND)의 출력신호는 래치(LAT1)에 저장된다. 클럭신호(CLK)가 로직 "로우" 상태일 때 전송 게이트(TG1)는 턴오프 되고 전송 게이트(TG2)는 턴온 된다. 이 때, 래치(LAT1)에 저장되어 있던 데이터가 출력되고 래치(LAT2)에 저장된다.
도 4는 도 2에 도시된 지연 회로(130)에 포함된 단위 지연 회로(delay1)(131)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 단위 지연 회로(DELAY1)(131)는 PMOS 트랜지스터들(MP1, MP2, MP3, MP4), NMOS 트랜지스터들(MN1, MN2, MN3, MN4), 지연기(DL1), 및 인버터들(INV4, INV5)을 구비한다.
이하, 도 4의 단위 지연 회로(DELAY1)(131)의 동작을 설명한다.
단위 지연 회로(DELAY1)(131)에 포함된 PMOS 트랜지스터들(MP1, MP2), 및 NMOS 트랜지스터들(MN1, MN2)은 정상모드(normal mode)에서 동작하고, PMOS 트랜지스터들(MP3, MP4), 및 NMOS 트랜지스터들(MN3, MN4)은 테스트 모드에서 동작한다.
도 4를 참조하면, 테스트 모드 제어신호(TM)가 로직 "로우" 상태일 때, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN1)는 턴온 되고, PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN3)는 턴오프된다. 따라서, 테스트 모드 제어신호(TM)가 로직 "로우" 상태일 때, 어드레스 버퍼(110)의 출력신호(TAO)가 지연된 어드레스 신호(TAD0)로서 출력되고, 래치회로(150)의 출력신호(TTA0)는 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN3)가 오프되어 있으므로 출력되지 못한다. 지연기(DL1)는 NMOS 트랜지스터(MN1)의 드레인 전압 또는 NMOS 트랜지스터(MN3)의 드레인 전압을 소정시간 지연시킨다. 인버터(INV5)는 지연기(DL1)의 출력신호를 반전시킨다.
도 5는 도 1에 도시된 반도체 메모리 장치(100)에 포함되어 있는 지연 회로(140)의 하나의 예를 나타내는 블록도이다.
도 5를 참조하면, 지연 회로(140)는 단위 지연 회로들(141, 142, 143)을 포함한다. 단위 지연 회로(DELAY1)(141)는 데이터 입력버퍼(도 1의 120)의 출력신호(TDQ0)를 소정시간 지연시키고 지연된 데이터(TDD0)를 발생시킨다. 단위 지연 회로(DELAY2)(142)는 데이터 입력버퍼(도 1의 120)의 출력신호(TDQ1)를 소정시간 지연시키고 지연된 데이터(TDD1)를 발생시킨다. 마찬가지로, 단위 지연 회로(DELAY16)(143)는 데이터 입력버퍼(도 1의 120)의 출력신호(TDQ15)를 소정시간 지연시키고 지연된 데이터(TDD15)를 발생시킨다.
도 6은 도 5에 도시된 지연 회로(140)에 포함된 단위 지연 회로(DELAY1)(141)의 하나의 예를 나타내는 회로도이다. 도 6을 참조하면, 지연 회로(DELAY1)(141)는 인버터들(INV6, INV7)을 구비한다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 블록 도이다.
도 7을 참조하면, 반도체 메모리 장치(200)는 커맨드 패드들(PAD_C), DQ 패드들(PAD_D), 커맨드 버퍼(210), 데이터 입력버퍼(220), 래치회로(250), 및 지연 회로들(230, 240)을 구비한다.
커맨드 패드들(PAD_C)은 커맨드 핀들(미도시)에 전기적으로 결합되고, DQ 패드들(PAD_D)은 DQ 핀들(미도시)에 전기적으로 결합된다. 커맨드 버퍼(210)는 커맨드 패드들(PAD_C)을 통해 커맨드 신호들(C0~C6)을 수신하여 버퍼링한다. 데이터 입력버퍼(220)는 DQ 패드들(PAD_D)을 통해 입력 데이터들(DQ0~DQ15)을 수신하여 버퍼링하거나 또는 DQ 패드들(PAD_D)을 통해 커맨드 신호들(C0~C6)을 수신하여 버퍼링한다. 따라서, 데이터 입력버퍼(220)의 출력신호들(TDQ0~TDQ15)은 입력 데이터들(DQ0~DQ15)일수도 있고 커맨드 신호들(C0~C6)일 수 있다. 래치 회로(250)는 데이터 입력버퍼(220)의 출력신호들(TDQ0~TDQ15) 중 커맨드 신호들(C0~C6)에 대응하는 신호들(TDQ0~TDQ6)을 수신하고 테스트 모드 제어신호(TM)에 응답하여 신호들(TDQ0~TDQ6)을 래치한다.
지연 회로(230)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(210)의 출력신호들(TC0~TC6) 또는 래치회로(250)의 출력신호들(TTA0~TTA6)을 선택하여 소정시간 지연시키고 지연된 커맨드 신호들(TCD0~TCD6)을 발생시킨다. 지연 회로(240)는 데이터 입력버퍼(220)의 출력신호들(TDQ0~TDQ15)을 소정시간 지연시키고 지연된 데이터들(TDD0~TDD15)을 발생시킨다.
또한, 반도체 메모리 장치(200)는 메모리 셀 어레이를 포함하는 메모리 코어(290), 커맨드 래치회로(260), 커맨드 디코더(280), 및 데이터 래치회로(270)를 구비한다. 커맨드 래치회로(260)는 지연된 커맨드 신호들(TCD0~TCD6)을 래치하고, 커맨드 디코더(280)는 커맨드 래치회로(260)의 출력신호들을 디코딩하여 메모리 코어(290)에 제공한다. 데이터 래치회로(270)는 지연된 데이터들(TDD0~TDD15)을 래치하고 메모리 코어(290)에 제공한다. 데이터 래치회로(270)의 출력 데이터들은 커맨드 디코더(280)의 출력신호의 제어하에 메모리 셀 어레이에 저장된다.
이하, 도 7을 참조하여 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(200)의 동작을 설명한다.
정상 모드(normal mode)에서는 커맨드 패드(PAD_C)를 통해 커맨드 신호들(C0~C6)이 입력되고 DQ 패드(PAD_D)를 통해 입력 데이터들(DQ0~DQ15)이 입력된다. 커맨드 신호들(C0~C6)은 클럭신호(CLK), 클럭 바 신호(CLKB), 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 라이트 인에이블 신호(WEB), 및 클럭 인에이블 신호(CKE)일 수 있다.
커맨드 신호들(C0~C6)은 커맨드 버퍼(210)에 의해 버퍼링되고 지연 회로(230)에 의해 소정시간 지연되어 커맨드 래치회로(260)에 제공된다. 입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(220)에 의해 버퍼링되고 지연 회로(240)에 의해 소정시간 지연되어 데이터 래치 회로(270)에 제공된다. 커맨드 래치회로(260)의 출력신호들은 커맨드 디코더(280)에 의해 디코딩된다. 데이터 래치 회로(270)에 일시적으로 저장되어 있던 데이터들은 디코딩된 어드레스 신호들(미도시) 및 커맨드 디코더(280)에 의해 디코딩된 커맨드 신호에 응답하여 메모리 코어(290) 내에 있는 메모리 셀 어레이에 저장된다. 도 7에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다.
테스트 모드(test mode)에서는 DQ 패드(PAD_D)를 통해 커맨드 신호들(C0~C6)이 입력되고 DQ 패드(PAD_D)를 통해 입력 데이터들(DQ0~DQ15)이 입력된다. 커맨드 신호들(C0~C6)은 데이터 입력 버퍼(220)에 의해 버퍼링되고 래치 회로(250)에 의해 래치된다. 지연 회로(230)는 커맨드 신호들(C0~C6)에 대응하는 신호인 래치 회로(250)의 출력신호들(TTA0~TTA6)을 소정시간 지연시켜 커맨드 래치회로(260)에 출력한다. 입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(220)에 의해 버퍼링되고 지연 회로(240)에 의해 소정시간 지연되어 데이터 래치 회로(270)에 제공된다. 커맨드 래치회로(260)의 출력신호들은 커맨드 디코더(280)에 의해 디코딩된다. 데이터 래치 회로(270)에 일시적으로 저장되어 있던 데이터들은 디코딩된 어드레스 신호들(미도시) 및 커맨드 디코더(280)에 의해 디코딩된 커맨드 신호들의 제어하에 메모리 코어(290) 내에 있는 메모리 셀 어레이에 저장된다. 도 7에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다. 메모리 코어(290)에 저장되어 있던 데이터는 데이터 리드(read)시 출력 버퍼(미도시)와 DQ 패드(PAD_D)를 통해 출력된다.
이와 같이, 테스트 모드에서, 커맨드 패드들(PAD_C)이 아닌 DQ 패드들(PAD_D)을 통해 커맨드 신호들을 입력함으로써 테스트 효율을 높일 수 있다. 따라서, 도 1의 구조를 가지는 반도체 메모리 장치를 포함하는 테스트 시스템은 더 많은 수의 반도체 메모리 장치를 동시에 테스트할 수 있다.
도 8은 도 7에 도시된 반도체 메모리 장치에 포함되어 있는 래치회로(250)와 지연 회로(230)의 하나의 예를 나타내는 도면이다.
도 8을 참조하면, 래치회로(250)는 단위 래치회로들(251, 252, 253)을 포함한다. 단위 래치회로(LATCH1)(251)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ0)를 수신하여 래치하고 신호(TTA0)를 출력한다. 단위 래치회로(LATCH2)(252)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ1)를 수신하여 래치하고 신호(TTA1)를 출력한다. 마찬가지로, 단위 래치회로(LATCH7)(253)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ6)를 수신하여 래치하고 신호(TTA6)를 출력한다.
지연 회로(230)는 단위 지연 회로들(231, 232, 233)을 포함한다. 단위 지연 회로(DELAY1)(231)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(도 7의 210)의 출력신호(TC0) 또는 래치회로(250)의 출력신호(TTA0)를 선택하여 소정시간 지연시키고 지연된 커맨드 신호(TCD0)를 발생시킨다. 단위 지연 회로(DELAY2)(232)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(도 7의 210)의 출력신호(TC1) 또는 래치회로(250)의 출력신호(TTA1)를 선택하여 소정시간 지연시키고 지연된 커맨드 신호(TCD1)를 발생시킨다. 마찬가지로, 단위 지연 회로(DELAY7)(233)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(도 7의 210)의 출력신호(TC6) 또는 래치회로(250)의 출력신호(TTA6)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TCD6)를 발생시킨다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 나타내는 블록 도이다.
도 9를 참조하면, 반도체 메모리 장치(300)는 어드레스 패드들(PAD_A), 커맨드 패드들(PAD_C), DQ 패드들(PAD_D), 어드레스 버퍼(310), 커맨드 버퍼(320), 데이터 입력버퍼(325), 래치회로(350), 지연 회로들(330, 340, 360)을 구비한다. 또한, 반도체 메모리 장치(300)는 어드레스 래치회로(370), 어드레스 디코더(375), 커맨드 래치회로(380), 커맨드 디코더(385), 데이터 래치회로(390), 및 메모리 코어(395)를 구비한다.
어드레스 패드들(PAD_A)은 어드레스 핀들(미도시)에 전기적으로 결합되고, 커맨드 패드들(PAD_C)은 커맨드 핀들(미도시)에 전기적으로 결합되고, DQ 패드들(PAD_D)은 DQ 핀들(미도시)에 전기적으로 결합된다. 어드레스 버퍼(310)는 어드레스 패드들(PAD_A)을 통해 어드레스 신호들(A0~A13)을 수신하여 버퍼링한다. 커맨드 버퍼(320)는 커맨드 패드들(PAD_C)을 통해 커맨드 신호들(C0~C6)을 수신하여 버퍼링한다. 데이터 입력버퍼(330)는 DQ 패드들(PAD_D)을 통해 입력 데이터들(DQ0~DQ15)을 수신하여 버퍼링하거나 또는 DQ 패드들(PAD_D)을 통해 어드레스 신호들(A0~A13) 및 커맨드 신호들(C5, C6)을 수신하여 버퍼링한다. 따라서, 데이터 입력버퍼(325)의 출력신호들(TDQ0~TDQ15)은 입력 데이터들(DQ0~DQ15)일수도 있고 어드레스 신호들(A0~A13)과 커맨드 신호들(C5, C6)이 결합된 신호들일 수 있다. 래치 회로(350)는 데이터 입력버퍼(325)의 출력신호들(TDQ0~TDQ15) 중 어드레스 신호들(A0~A13)에 대응하는 신호들(TDQ0~TDQ13)과 커맨드 신호들(C5, C6)에 대응하는 신호들(TDQ14, TDQ15)을 수신하고 테스트 모드 제어신호(TM)에 응답하여 신호들 (TDQ0~TDQ15)을 래치한다.
지연 회로(330)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(110)의 출력신호들(TA0~TA13) 또는 래치회로(150)의 출력신호들(TTA0~TTA13)을 선택하여 소정시간 지연시키고 지연된 어드레스 신호들(TAD0~TAD13)을 발생시킨다. 지연 회로(360)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(320)의 출력신호들(TC0~TC6)과 래치회로(350)의 출력신호들(TTA14, TTA15)을 소정시간 지연시키고 지연된 커맨드 신호들(TCD0~TCD6)을 발생시킨다. 지연 회로(340)는 데이터 입력버퍼(325)의 출력신호들(TDQ0~TDQ15)을 소정시간 지연시키고 지연된 데이터들(TDD0~TDD15)을 발생시킨다.
또한, 반도체 메모리 장치(300)는 메모리 셀 어레이를 포함하는 메모리 코어(395), 어드레스 래치회로(370), 어드레스 디코더(375), 커맨드 래치회로(380), 커맨드 디코더(385), 및 데이터 래치회로(390)를 구비한다. 어드레스 래치회로(370)는 지연된 어드레스 신호들(TAD0~TAD13)을 래치하고, 어드레스 디코더(375)는 어드레스 래치회로(370)의 출력신호들을 디코딩하여 메모리 코어(395)에 제공한다. 커맨드 래치회로(380)는 지연된 커맨드 신호들(TCD0~TCD6)을 래치하고, 커맨드 디코더(385)는 커맨드 래치회로(380)의 출력신호들을 디코딩한다. 데이터 래치회로(390)는 지연된 데이터들(TDD0~TDD15)을 래치하고 메모리 코어(395)에 제공한다. 데이터 래치회로(390)에 의해 지연된 데이터들(TDD0~TDD15)은 어드레스 디코더(375)의 출력신호와 커맨드 디코더(385)의 출력신호에 기초하여 메모리 셀 어레이에 저장된다.
이하, 도 9를 참조하여 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(300)의 동작을 설명한다.
정상 모드(normal mode)에서는 어드레스 패드(PAD_A)를 통해 어드레스 신호들(A0~A13)이 입력되고, 커맨드 패드(PAD_C)를 통해 커맨드 신호들(C0~C6)가 입력되고, DQ 패드(PAD_D)를 통해 입력 데이터들(DQ0~DQ15)이 입력된다. 어드레스 신호들(A0~A13)은 어드레스 버퍼(310)에 의해 버퍼링되고 지연 회로(330)에 의해 소정시간 지연되어 어드레스 래치회로(370)에 제공된다. 커맨드 신호들(C0~C6)은 커맨드 버퍼(310)에 의해 버퍼링되고 지연 회로(360)에 의해 소정시간 지연되어 커맨드 래치회로(380)에 제공된다.
입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(325)에 의해 버퍼링되고 지연 회로(340)에 의해 소정시간 지연되어 데이터 래치 회로(390)에 제공된다. 어드레스 래치회로(370)의 출력신호들은 어드레스 디코더(375)에 의해 디코딩되어 메모리 코어(395)에 제공된다. 데이터 래치 회로(390)에 일시적으로 저장되어 있던 데이터들은 어드레스 디코더(375)에 의해 디코딩된 어드레스들에 응답하여 메모리 코어(395) 내에 있는 메모리 셀 어레이에 저장된다. 도 9에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다.
커맨드 신호들(C0~C6)은 클럭신호(CLK), 클럭 바 신호(CLKB), 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 라이트 인에이블 신호(WEB), 및 클럭 인에이블 신호(CKE)일 수 있다.
테스트 모드(test mode)에서는 DQ 패드(PAD_D)를 통해 어드레스 신호들 (A0~A13), 커맨드 신호들(C0~C6) 중 일부(C5, C6), 및 입력 데이터들(DQ0~DQ15)이 입력된다. 커맨드 신호들(C0~C6) 중 일부(C0~C4)는 커맨드 패드(PAD_C)를 통해 입력된다. 어드레스 신호들(A0~A13) 및 커맨드 신호들(C5, C6)은 데이터 입력 버퍼(325)에 의해 버퍼링되고 래치 회로(350)에 의해 래치된다. 래치 회로(350)는 테스트 모드 제어신호(TM)에 응답하여 데이터 입력 버퍼(325)의 출력신호들(TDQ0~TDQ15)을 래치하고 어드레스 신호들(A0~A13)에 대응하는 신호들(TTA0~TTA13)과 커맨드 신호들(C5, C6)에 대응하는 신호들(TTA14, TTA15)을 발생시킨다.
지연 회로(330)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(310)의 출력신호들(TA0~TA13) 또는 어드레스 신호들(A0~A13)에 대응하는 신호인 래치 회로(350)의 출력신호들(TTA0~TTA13)을 선택하여 소정시간 지연시켜 어드레스 래치회로(370)에 출력한다. 지연 회로(360)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(320)의 출력신호(TC0~TC4)와 커맨드 신호들(C5, C6)에 대응하는 신호인 래치 회로(350)의 출력신호들(TTA14, TTA15)을 소정시간 지연시켜 커맨드 래치회로(380)에 출력한다.
입력 데이터들(DQ0~DQ15)은 데이터 입력 버퍼(325)에 의해 버퍼링되고 지연 회로(340)에 의해 소정시간 지연되어 데이터 래치 회로(390)에 제공된다. 어드레스 래치회로(370)의 출력신호들은 어드레스 디코더(375)에 의해 디코딩되어 메모리 코어(395)에 제공된다. 커맨드 래치회로(380)의 출력신호들은 커맨드 디코더(385)에 의해 디코딩되어 메모리 코어(395)에 제공된다.
데이터 래치 회로(390)에 일시적으로 저장되어 있던 데이터들은 어드레스 디 코더(375)에 의해 디코딩된 어드레스 신호들 및 커맨드 디코더(385)에 의해 디코딩된 커맨드 신호들에 응답하여 메모리 코어(395) 내에 있는 메모리 셀 어레이에 저장된다. 도 9에는 입력 데이터의 경로만 도시되어 있고, 데이터의 출력경로는 도시되지 않았다. 메모리 코어(395)에 저장되어 있던 데이터는 데이터 리드(read)시 출력 버퍼(미도시)와 DQ 패드(PAD_D)를 통해 출력된다.
이와 같이, 테스트 모드에서, DQ 패드들(PAD_D)을 통해 어드레스 신호들 및 일부의 커맨드 신호들을 입력함으로써 테스트 효율을 높일 수 있다. 따라서, 도 1의 구조를 가지는 반도체 메모리 장치를 포함하는 테스트 시스템은 더 많은 수의 반도체 메모리 장치를 동시에 테스트할 수 있다.
도 10은 도 9에 도시된 반도체 메모리 장치(300)에 포함되어 있는 래치회로(350), 및 지연 회로들(330, 360)의 하나의 예를 나타내는 도면이다.
도 10을 참조하면, 래치회로(350)는 단위 래치회로들(351~356)을 포함한다. 단위 래치회로(LATCH1)(351)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ0)를 수신하여 래치하고 신호(TTA0)를 출력한다. 단위 래치회로(LATCH2)(352)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ1)를 수신하여 래치하고 신호(TTA1)를 출력한다. 마찬가지로, 단위 래치회로(LATCH16)(356)는 테스트 모드 제어신호(TM)에 응답하여 신호(TDQ15)를 수신하여 래치하고 신호(TTA15)를 출력한다.
지연 회로(330)는 단위 지연 회로들(331~334)을 포함한다. 단위 지연 회로(DELAY1)(331)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 9의 310)의 출력신호(TA0) 또는 래치회로(350)의 출력신호(TTA0)를 선택하여 소정시간 지연 시키고 지연된 어드레스 신호(TAD0)를 발생시킨다. 단위 지연 회로(DELAY2)(332)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 9의 310)의 출력신호(TA1) 또는 래치회로(350)의 출력신호(TTA1)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TAD1)를 발생시킨다. 마찬가지로, 단위 지연 회로(DELAY14)(334)는 테스트 모드 제어신호(TM)에 응답하여 어드레스 버퍼(도 9의 310)의 출력신호(TA13) 또는 래치회로(350)의 출력신호(TTA13)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TAD13)를 발생시킨다.
지연 회로(360)는 단위 지연 회로들(361~365)을 포함한다. 단위 지연 회로(DELAY1)(363)는 커맨드 버퍼(도 9의 320)의 출력신호(TC0)를 소정시간 지연시키고 지연된 커맨드 신호(TCD0)를 발생시킨다. 단위 지연 회로(DELAY2)(364)는 커맨드 버퍼(도 9의 320)의 출력신호(TC1)를 소정시간 지연시키고 지연된 커맨드 신호(TCD1)를 발생시킨다. 단위 지연 회로(DELAY5)(365)는 커맨드 버퍼(도 9의 320)의 출력신호(TC4)를 소정시간 지연시키고 지연된 커맨드 신호(TCD4)를 발생시킨다. 단위 지연 회로(DELAY6)(361)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(도 9의 320)의 출력신호(TC5) 또는 래치회로(350)의 출력신호(TTA14)를 선택하여 소정시간 지연시키고 지연된 커맨드 신호(TCD5)를 발생시킨다. 마찬가지로, 단위 지연 회로(DELAY7)(362)는 테스트 모드 제어신호(TM)에 응답하여 커맨드 버퍼(도 9의 320)의 출력신호(TC6) 또는 래치회로(350)의 출력신호(TTA15)를 선택하여 소정시간 지연시키고 지연된 어드레스 신호(TCD6)를 발생시킨다.
도 11은 도 9에 도시된 반도체 메모리 장치가 테스트 모드에서 동작할 때의 타이밍 다이어그램이다.
도 11에는 클럭신호(CLK), 커맨드 신호(CMD), 및 DQ 패드의 신호(DQ)가 도시되어 있다. 도 11을 참조하면, 액티브 커맨드(ACTIVE)가 입력되기 전 클럭신호의 하강 에지에서 어드레스 신호(ADDR)와 커맨드 신호(CMD)의 일부가 DQ 패드를 통해 함께 입력되고 액티브 커맨드가 입력되는 클럭 신호의 상승에지에서 커맨드 신호(CMD)의 나머지 부분이 입력된다. 또한, 라이트(write) 커맨드(WR)가 입력되기 전 클럭신호의 하강 에지에서 어드레스 신호(ADDR)와 커맨드 신호(CMD)의 일부가 함께 입력되고 라이트 커맨드(WR)가 입력되는 클럭 신호의 상승에지에서 커맨드 신호(CMD)의 나머지 부분이 입력된다. 또한, 라이트 커맨드(WR)가 입력되는 클럭 신호의 상승에지에서 입력 데이터(DIN)가 입력된다. 이 다음, 리드(read) 커맨드(RD)가 입력되면, 어드레스 신호와 커맨드 신호의 일부가 DQ 패드를 통해 입력되고 출력 데이터(DOUT)가 출력된다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 테스트 시스템을 나타내는 도면이다.
도 12를 참조하면, 테스트 시스템(400)은 테스터(410) 및 반도체 메모리 장치(420)를 구비한다.
반도체 메모리 장치(420)는 도 1, 도 7, 또는 도 9에 도시되어 있는 본 발명의 실시예에 따른 반도체 메모리 장치들 중 어느 하나일 수 있으며, 복수의 어드레스 패드, 복수의 커맨드 패드, 및 복수의 DQ 패드를 구비한다.
테스터(410)는 테스트 모드에서 복수의 DQ 패드를 통해 어드레스 신호들, 커 맨드 신호들, 및 입력 데이터들을 반도체 메모리 장치(420)에 제공하여 반도체 메모리 장치(420)의 동작을 테스트한다.
도 12에 도시된 반도체 메모리 장치의 테스트 시스템(400)은 도 9를 참조하여 상술한 바와 같이, 다음과 같은 방법으로 테스트를 수행할 수 있다.
반도체 메모리 장치의 테스트 방법은 테스터(410)로부터 복수의 DQ 패드를 통해 복수의 어드레스 신호 및 적어도 하나의 커맨드 신호를 수신하는 단계, 테스터로부터 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하는 단계, 복수의 어드레스 신호와 적어도 하나의 커맨드 신호를 버퍼링하여 제 1 어드레스 신호와 제 1 커맨드 신호를 발생시키는 단계, 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터를 발생시키는 단계, 테스트 모드에서 상기 제 1 어드레스 신호들과 상기 제 1 커맨드 신호들을 래치하고 제 2 어드레스 신호들과 제 2 커맨드 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 2 어드레스 신호들을 소정시간 지연시키고 제 3 어드레스 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 2 어드레스 신호들을 소정시간 지연시키고 제 3 커맨드 신호들을 발생시키는 단계, 테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 복수의 입력 데이터를 메모리 코어에 라이트(write)하는 단계, 및 테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 메모리 코어에 저장된 데이터를 리드(read)하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 테스트 모드에서 DQ 패드를 통해 어드레스 신호들, 커맨드 신호들, 및 데이터를 수신하여 버퍼링하고 래치하기 때문에 적은 수의 핀을 사용하여 반도체 메모리 장치를 테스트할 수 있다. 따라서, 본 발명의 반도체 메모리 장치를 포함하는 테스트 시스템은 한번에 더 많은 수의 반도체 메모리 장치들을 테스트할 수 있기 때문에 테스트에 필요한 시간을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 복수의 어드레스 패드;
    복수의 DQ 패드;
    상기 복수의 어드레스 패드를 통해 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 1 어드레스 신호들을 발생시키는 어드레스 버퍼;
    상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나 또는 상기 복수의 DQ 패드를 통해 상기 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 2 어드레스 신호들을 발생시키는 데이터 입력 버퍼;
    테스트 모드 제어신호에 응답하여 상기 제 2 어드레스 신호들을 래치하고 제 3 어드레스 신호들을 발생시키는 래치 회로; 및
    상기 테스트 모드 제어신호에 응답하여 상기 제 1 어드레스 신호들 또는 상기 제 3 어드레스 신호들을 선택하여 소정시간 지연시키고 제 4 어드레스 신호들을 발생시키는 제 1 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 래치회로는
    상기 테스트 모드 제어신호가 인에이블 되었을 때 상기 제 2 어드레스 신호들을 래치하고 상기 제 3 어드레스 신호들로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 데이터들을 소정시간 지연시키고 제 2 데이터들을 발생시키는 제 2 지연 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 반도체 메모리 장치는
    메모리 코어;
    상기 제 4 어드레스 신호들을 래치하는 어드레스 래치회로;
    상기 어드레스 래치회로의 출력신호들을 디코딩하여 상기 메모리 코어에 제공하는 어드레스 디코더; 및
    상기 제 2 데이터들을 래치하고 상기 래치된 데이터들을 상기 메모리 코어에 제공하는 데이터 래치 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수의 커맨드 패드;
    복수의 DQ 패드;
    상기 복수의 커맨드 패드를 통해 복수의 커맨드 신호를 수신하고 상기 복수의 커맨드 신호를 버퍼링하여 제 1 커맨드 신호들을 발생시키는 커맨드 버퍼;
    상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나 또는 상기 복수의 DQ 패드를 통해 상기 복수의 커맨드 신호를 수신하고 상기 복수의 커맨드 신호를 버퍼링하여 제 2 커맨드 신호들을 발생시키는 데이터 입력 버퍼;
    테스트 모드 제어신호에 응답하여 상기 제 2 커맨드 신호들을 래치하고 제 3 커맨드 신호들을 발생시키는 래치 회로;
    상기 테스트 모드 제어신호에 응답하여 상기 제 1 커맨드 신호들 또는 상기 제 3 커맨드 신호들을 선택하여 소정시간 지연시키고 제 4 커맨드 신호들을 발생시키는 제 1 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 래치회로는
    상기 테스트 모드 제어신호가 인에이블 되었을 때 상기 제 2 커맨드 신호들을 래치하고 상기 제 3 커맨드 신호들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 삭제
  9. 제 6 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 데이터들을 소정시간 지연시키고 제 2 데이터들을 발생시키는 제 2 지연 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    메모리 코어;
    상기 제 4 커맨드 신호들을 래치하는 커맨드 래치회로;
    상기 커맨드 래치회로의 출력신호들을 디코딩하는 커맨드 디코더; 및
    상기 제 2 데이터들을 래치하고 상기 래치된 데이터들을 상기 메모리 코어에 제공하는 데이터 래치 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수의 어드레스 패드;
    복수의 커맨드 패드;
    복수의 DQ 패드;
    상기 복수의 어드레스 패드를 통해 복수의 어드레스 신호를 수신하고 상기 복수의 어드레스 신호를 버퍼링하여 제 1 어드레스 신호들을 발생시키는 어드레스 버퍼;
    상기 복수의 커맨드 패드를 통해 적어도 하나의 제 1 커맨드 신호들을 수신하고 상기 적어도 하나의 제 1 커맨드 신호를 버퍼링하여 제 2 커맨드 신호들을 발생시키는 커맨드 버퍼;
    상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하고 상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터들을 발생시키거나, 또는 상기 복수의 DQ 패드를 통해 상기 복수의 어드레스 신호와 적어도 하나의 제 3 커맨드 신호를 수신하고 상기 복수의 어드레스 신호와 상기 적어도 하나의 제 3 커맨드 신호를 버퍼링하여 제 2 어드레스 신호들과 제 4 커맨드 신호들을 발생시키는 데이터 입력 버퍼;
    테스트 모드 제어신호에 응답하여 상기 제 2 어드레스 신호들과 상기 제 4 커맨드 신호들을 래치하고 제 3 어드레스 신호들과 제 5 커맨드 신호들을 발생시키는 래치 회로;
    상기 테스트 모드 제어신호에 응답하여 상기 제 1 어드레스 신호들 또는 상기 제 3 어드레스 신호들을 선택하여 소정시간 지연시키고 제 4 어드레스 신호들을 발생시키는 제 1 지연 회로; 및
    상기 테스트 모드 제어신호에 응답하여 상기 제 2 커맨드 신호들 또는 상기 제 5 커맨드 신호들을 선택하여 소정시간 지연시키고 제 6 커맨드 신호들을 발생시키는 제 2 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 3 어드레스 신호들은 상기 복수의 어드레스 신호에 대응하는 신호들 이고, 상기 제 5 커맨드 신호들은 상기 적어도 하나의 제 3 커맨드 신호들에 대응하는 신호들인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 래치회로는
    상기 테스트 모드 제어신호가 인에이블 되었을 때 상기 제 2 어드레스 신호들을 래치하고 상기 제 3 어드레스 신호들로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 데이터들을 소정시간 지연시키고 제 2 데이터들을 발생시키는 제 3 지연 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 반도체 메모리 장치는
    메모리 코어;
    상기 제 4 어드레스 신호들을 래치하는 어드레스 래치회로;
    상기 어드레스 래치회로의 출력신호들을 디코딩하여 상기 메모리 코어에 제공하는 어드레스 디코더;
    상기 제 6 커맨드 신호들을 래치하는 커맨드 래치회로;
    상기 커맨드 래치회로의 출력신호들을 디코딩하여 상기 메모리 코어에 제공하는 커맨드 디코더; 및
    상기 제 2 데이터들을 래치하고 상기 래치된 데이터들을 상기 메모리 코어에 제공하는 데이터 래치 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 복수의 어드레스 패드, 복수의 커맨드 패드, 및 복수의 DQ 패드를 구비하는 반도체 메모리 장치; 및
    테스트 모드에서 상기 복수의 DQ 패드를 통해 어드레스 신호들, 커맨드 신호들, 및 입력 데이터들을 상기 반도체 메모리 장치에 제공하여 상기 반도체 메모리 장치의 동작을 테스트하는 테스터를 구비하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  18. 테스터로부터 복수의 DQ 패드를 통해 복수의 어드레스 신호 및 적어도 하나의 커맨드 신호를 수신하는 단계;
    상기 테스터로부터 상기 복수의 DQ 패드를 통해 복수의 입력 데이터를 수신하는 단계;
    상기 복수의 어드레스 신호와 상기 적어도 하나의 커맨드 신호를 버퍼링하여 제 1 어드레스 신호와 제 1 커맨드 신호를 발생시키는 단계;
    상기 복수의 입력 데이터를 버퍼링하여 제 1 데이터를 발생시키는 단계;
    테스트 모드에서 상기 제 1 어드레스 신호들과 상기 제 1 커맨드 신호들을 래치하고 제 2 어드레스 신호들과 제 2 커맨드 신호들을 발생시키는 단계;
    테스트 모드에서 상기 제 2 어드레스 신호들을 소정시간 지연시키고 제 3 어드레스 신호들을 발생시키는 단계;
    테스트 모드에서 상기 제 2 커맨드 신호들을 소정시간 지연시키고 제 3 커맨드 신호들을 발생시키는 단계;
    테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 복수의 입력 데이터를 메모리 코어에 라이트(write)하는 단계; 및
    테스트 모드에서 상기 제 3 어드레스 신호와 상기 제 3 커맨드 신호에 기초하여 상기 메모리 코어에 저장된 데이터를 리드(read)하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226276B1 (ko) * 2011-02-28 2013-01-25 에스케이하이닉스 주식회사 뱅크인에이블신호 생성회로를 포함하는 반도체 메모리 장치
US8654603B2 (en) 2011-01-03 2014-02-18 SK Hynix Inc. Test operation for a low-power double-data-rate (LPDDR) nonvolatile memory device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4299856B2 (ja) * 2006-12-14 2009-07-22 エルピーダメモリ株式会社 半導体装置
JP5268392B2 (ja) * 2008-03-07 2013-08-21 パナソニック株式会社 メモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法
US9177626B2 (en) 2013-08-27 2015-11-03 Naoki Shimizu Semiconductor memory device
KR20210077081A (ko) * 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 반도체시스템 및 반도체장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990009107A (ko) * 1997-07-07 1999-02-05 윤종용 테스트 패드 병합수단을 구비하는 복합 반도체장치
KR19990048133A (ko) * 1997-12-08 1999-07-05 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치
KR20020013697A (ko) * 2000-08-10 2002-02-21 다니구찌 이찌로오, 기타오카 다카시 적은 수의 테스트 핀에 의해 테스트 가능한 반도체 기억장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07141250A (ja) * 1993-09-20 1995-06-02 Fujitsu Ltd メモリ制御装置
KR100269299B1 (ko) 1997-07-14 2000-10-16 윤종용 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치
JPH11306796A (ja) 1998-04-20 1999-11-05 Hitachi Ltd 半導体記憶装置
JP4034923B2 (ja) 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
KR100541160B1 (ko) * 2003-12-15 2006-01-10 주식회사 하이닉스반도체 고속 동작에 적합한 ｘ 주소 추출기 및 메모리

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990009107A (ko) * 1997-07-07 1999-02-05 윤종용 테스트 패드 병합수단을 구비하는 복합 반도체장치
KR19990048133A (ko) * 1997-12-08 1999-07-05 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치
KR20020013697A (ko) * 2000-08-10 2002-02-21 다니구찌 이찌로오, 기타오카 다카시 적은 수의 테스트 핀에 의해 테스트 가능한 반도체 기억장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8654603B2 (en) 2011-01-03 2014-02-18 SK Hynix Inc. Test operation for a low-power double-data-rate (LPDDR) nonvolatile memory device
KR101226276B1 (ko) * 2011-02-28 2013-01-25 에스케이하이닉스 주식회사 뱅크인에이블신호 생성회로를 포함하는 반도체 메모리 장치

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