JP2019169221A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019169221A
JP2019169221A JP2018055844A JP2018055844A JP2019169221A JP 2019169221 A JP2019169221 A JP 2019169221A JP 2018055844 A JP2018055844 A JP 2018055844A JP 2018055844 A JP2018055844 A JP 2018055844A JP 2019169221 A JP2019169221 A JP 2019169221A
Authority
JP
Japan
Prior art keywords
circuit
signal
control signal
latch circuit
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018055844A
Other languages
English (en)
Other versions
JP6991910B2 (ja
Inventor
佳巧 横山
Yoshisato Yokoyama
佳巧 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018055844A priority Critical patent/JP6991910B2/ja
Priority to US16/286,447 priority patent/US10830814B2/en
Publication of JP2019169221A publication Critical patent/JP2019169221A/ja
Application granted granted Critical
Publication of JP6991910B2 publication Critical patent/JP6991910B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】キャンフリップフロップに保持したデータの読み出しタイミングと、メモリセルアレイに記憶されたデータの読み出しタイミングとを、クロック入力に対して同じにする。【解決手段】半導体装置は、メモリセルアレイと、複数のワード線と、複数のビット線対と、列選択信号Ｙに基づいて、複数のビット線対ＢＴ，ＢＢのうちの選択列のビット線対を第１および第２の出力信号線ＣＴＲ，ＣＢＲに接続する列選択回路１０８と、第１の出力信号線ＣＴＲと第２の出力信号線ＣＢＲとの電圧差を増幅するセンスアンプＳＡとを備える。さらに、半導体装置は、スキャンチェーンを介してデータを入力可能なスキャンフリップフロップＳＦＦと、スキャンテスト時に、第１および第２の出力信号線ＣＴＲ，ＣＢＲを、スキャンフリップフロップＳＦＦの保持データに応じた電圧に設定する電圧設定回路１１６とを備える。【選択図】図６

Description

この開示は、半導体装置に関し、たとえば、半導体記憶回路のためスキャンテスト回路に好適に用いられる。
半導体集積回路のテストではスキャンテスト回路が一般的に用いられる。スキャンテスト回路は、半導体集積回路において通常動作のために用いられる複数のフリップフロップを直列に接続することによってシフトレジスタを構成したものである。各フリップフロップは、スキャンイネーブル信号に応答して、通常入力とスキャン入力とが切り替えられるように構成されている。
特開２００５−０７７３３１号公報（特許文献１）は、通常動作に使用する回路に遅延影響を与えずにスキャンシフト時のセットアップ時間やホールド時間を確保するスキャンテスト回路を得ることを目的とした技術を開示する。具体的に、この文献のスキャンテスト回路は、通常動作を行う場合に付加する遅延時間に比べて大きな遅延時間を、スキャンテストを行う場合にクロック信号へ付加するセレクタ付きディレイ回路を備える。
特開２００５−０７７３３１号公報
上記文献のように通常動作時とスキャンテスト時でクロック信号に対するタイミングが異なると、テスト対象の回路とその後段の回路との間でタイミングメットが困難になるという問題が生じる。たとえば、半導体記憶回路において、スキャンフリップフロップに入力したデータの読み出し時間と、メモリセルアレイに記憶されたデータの読み出し時間とが大きく異なると、後段の回路のタイミング設計に複雑になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置は、半導体記憶回路のスキャンテスト時に、センスアンプの入力側の信号線の電圧を、スキャンフリップフロップの保持データに応じた電圧に設定する電圧設定回路を備える。
上記の実施形態によれば、スキャンフリップフロップに保持したデータの読み出しタイミングと、メモリセルアレイに記憶されたデータの読み出しタイミングとを、クロック入力に対して同じにすることができる。
第１の実施形態の半導体装置としてのＳＲＡＭ回路の構成を示すブロック図である。 図１のＳＲＡＭ回路のレイアウトの一例を示す平面図である。 ＳＲＡＭメモリセルの構成を示す回路図である。 図１のクロック発生器の構成の一例を示す回路図である。 図１の列デコーダおよび行プリレコーダの構成例を示す模式的な図である。 図１の入出力回路の一例を示す図である。 図６のセンスアンプの一例を示す回路図である。 図６の読出し列マルチプレクサの構成の一例を示す図である。 図６のラッチ回路の構成の一例を示す回路図である。 図１のＳＲＡＭ回路の動作を説明するためのタイミング図である。 第２の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の構成を示す図である。 第３の実施形態の半導体装置としてのＳＲＡＭ回路で用いられる列デコーダおよび行プリデコーダの構成を模式的に示す図である。 第４の実施形態の半導体装置としてのＳＲＡＭ回路で用いられる列デコーダおよび行プリデコーダの構成を模式的に示す図である。 第５の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。 第６の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。 第７の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。
以下、各実施形態について図面を参照して詳しく説明する。以下の説明では、半導体装置の具体例としてＳＲＡＭ（Static Random Access Memory）回路を例に挙げて説明するが、以下の回路技術はＳＲＡＭ以外の半導体記憶回路にも適用可能なものである。
また、以下の説明では、信号がハイレベル（Ｈレベル）の場合の論理値を“１”とし、信号がローレベル（Ｌレベル）の論理値を“０”とするが、逆の対応関係でもよい。また、以下の説明では、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。
＜第１の実施形態＞
［ＳＲＡＭ回路の構成］
図１は、第１の実施形態の半導体装置としてのＳＲＡＭ回路の構成を示すブロック図である。図２は、図１のＳＲＡＭ回路のレイアウトの一例を示す平面図である。以下、メモリセルアレイの行方向をｘ方向と称し、列方向をｙ方向と称する。
図１および図２を参照して、ＳＲＡＭ回路４０は、メモリセルアレイブロック５０と、制御回路５２と、入出力ブロック５１と、行デコーダブロック５３と、タイミングレプリカ５４とを含む。
図２に示す例では、メモリセルアレイブロック５０とｙ方向に隣接して入出力ブロック５１が設けられ、メモリセルアレイブロック５０とｘ方向に隣接して行デコーダブロック５３が設けられる。制御回路５２は、入出力ブロック５１とｙ方向に隣接し、行デコーダブロック５３とｘ方向に隣接する位置に配置される。タイミングレプリカ５４は、メモリセルアレイブロック５０とは反対側で行デコーダブロック５３に隣接して配置される。タイミングレプリカ５４の配置領域は、ｙ方向に延在し、ｘ方向には狭い領域である。以下、各ブロックの構成についてさらに詳しく説明する。
（メモリセルアレイブロック）
メモリセルアレイブロック５０は、ｂ個のメモリセルアレイＭＡ［０］〜ＭＡ［ｂ−１］を含む。各メモリセルアレイＭＡは、ｗ行ｃ列の行列状に配列された複数のメモリセルＭＣを含む。
メモリセルアレイＭＡの行に対応してｗ本のワード線ＷＬ［０］〜ＷＬ［ｗ−１］が設けられ、メモリセルアレイＭＡの列に対応してｃ本のビット線対ＢＴ，ＢＢが設けられる。各ワード線ＷＬは、メモリセルアレイＭＡ［０］〜ＭＡ［ｂ−１］で共通である。
図３は、ＳＲＡＭメモリセルの構成を示す回路図である。図３を参照して、メモリセルＭＣは、記憶ノード７０，７１と、ドライバＰＭＯＳトランジスタ７２，７３と、ドライバＮＭＯＳトランジスタ７４，７５と、アクセスＮＭＯＳトランジスタ７６，７７とを含む。
記憶ノード７０，７１は、一方がハイレベル（Ｈレベル）であり、他方がローレベル（Ｌレベル）である相補のデータを保持する。
ドライバＰＭＯＳトランジスタ７２は電源電圧ＶＤＤが与えられるノード（以下、「ＶＤＤ電源ノード」と称する）と一方の記憶ノード７０との間に接続される。ドライバＰＭＯＳトランジスタ７３はＶＤＤ電源ノードと他方の記憶ノード７１との間に接続される。ドライバＮＭＯＳトランジスタ７４は接地電圧ＶＳＳが与えられるノード（以下、「ＶＳＳ電源ノード」と称する）と記憶ノード７０との間に接続される。ドライバＮＭＯＳトランジスタ７５はＶＳＳ電源ノードと記憶ノード７１との間に接続される。ドライバＰＭＯＳトランジスタ７２およびドライバＮＭＯＳトランジスタ７４のゲートは記憶ノード７１に接続される。ドライバＰＭＯＳトランジスタ７３およびドライバＮＭＯＳトランジスタ７５のゲートは記憶ノード７０に接続される。上記の接続により、ＭＯＳトランジスタ７２〜７５はラッチ回路を構成する。
アクセスＮＭＯＳトランジスタ７６は記憶ノード７０とビット線ＢＴとの間に接続される。アクセスＮＭＯＳトランジスタ７７は記憶ノード７１とビット線ＢＢとの間に接続される。アクセスＮＭＯＳトランジスタ７６，７７のゲートは、対応するワード線ＷＬに接続される。上記の構成により、対応するワード線ＷＬの選択信号を活性化したときに、記憶ノード７０，７１に記憶されている相補のデータに応じてビット線対ＢＴ，ＢＢの電位が変化する。このビット線対ＢＴ，ＢＢの電位変化がセンスアンプＳＡによって検出される。
（制御回路および行デコーダブロック）
図１を参照して、制御回路５２は、クロック発生器６０と、列デコーダ６１と、行プリデコーダ６２とを含む。行デコーダブロック５３は、ワード線ＷＬに個別に対応するｗ個の行デコーダ６３［０］〜６３［ｗ−１］を含む。以下、各構成要素について説明する。
（クロック発生器）
図４は、図１のクロック発生器の構成の一例を示す回路図である。クロック発生器６０は、外部からクロック信号ＣＬＫとスキャンテストモード信号ＳＴＭとを受ける。スキャンテストモード信号ＳＴＭ＝０のときは通常動作モードであり、ＳＴＭ＝１のときにスキャンテストが実行される。
図１および図４を参照して、クロック発生器６０は、クロックラッチ回路ＣＬＫＬＴと、バッファ８４と、インバータ８５〜８７と、ＡＮＤゲート８３とを含む。
クロックラッチ回路ＣＬＫＬＴは、ＮＡＮＤゲート８１，８２を含む。ＮＡＮＤゲート８２の第１入力ノードにはクロック信号ＣＬＫがインバータ８７を介して入力され、ＮＡＮＤゲート８２の第２入力ノードには、ＮＡＮＤゲート８１の出力信号が入力される。ＮＡＮＤゲート８２の出力信号は内部クロック信号ＴＤＥＣとして列デコーダ６１および行プリデコーダ６２に出力される。
さらに、インバータ８５によって内部クロック信号ＴＤＥＣの論理レベルを反転させた信号は、ＲＰＬＷＬ信号としてタイミングレプリカ５４に出力される。タイミングレプリカ５４は、ビット線ＢＴ，ＢＢを模擬した遅延線６５を含む。遅延線６５にはバッファ６４が設けられていてもよい。
ＮＡＮＤゲート８１の第１入力ノードには内部クロック信号ＴＤＥＣが入力される。ＮＡＮＤゲート８１の第２入力ノードには、タイミングレプリカ５４によって遅延したＲＰＬＷＬ信号がＢＡＣＫ信号として入力される。さらに、インバータ８５によってＢＡＣＫ信号の論理レベルを反転させた信号は、センスアンプ活性信号ＳＡＥとして入出力ブロック５１に出力される。
ＡＮＤゲート８３は、内部クロック信号ＴＤＥＣとスキャンテストモード信号ＳＴＭとの論理積を、バイパス選択信号ＢＰとして入出力ブロック５１に出力する。
さらに、クロック発生器６０は、クロック信号ＣＬＫをバッファ８４によって整形した後、外部クロック信号ＥＸＣＫとして入出力ブロック５１に出力する。したがって、外部クロック信号ＥＸＣＫは、クロック信号ＣＬＫに同期した信号である。
（列デコーダ、行プリレコーダ、行デコーダ）
図５は、図１の列デコーダおよび行プリレコーダの構成例を示す模式的な図である。
図１および図５を参照して、列デコーダ６１は、ＡＮＤゲート９１と、インバータ９５と、デコード回路９３とを含む。ＡＮＤゲート９１は、内部クロック信号ＴＤＥＣとスキャンテストモード信号ＳＴＭの論理レベルをインバータ９５によって反転させた信号との論理積を出力する。デコード回路９３は、ＡＮＤゲート９１の出力が活性状態（Ｈレベル）のとき、列アドレスＣＡ［］をデコードすることによって列アドレスＣＡ［］に応じた列選択信号Ｙ［ｃ−１：０］を入出力ブロック５１に出力する。したがって、列デコーダ６１は、ＳＴＭ＝０のときには、内部クロック信号ＴＤＥＣに同期して列選択信号Ｙを出力するが、ＳＴＭ＝１のときには、列選択信号Ｙを出力しない。
行プリデコーダ６２は、ＡＮＤゲート９２とデコード回路９４とを含む。ＡＮＤゲート９２は、スキャンテストモード信号ＳＴＭの論理レベルをインバータ９５によって反転させた信号と、内部クロック信号ＴＤＥＣとの論理積を出力する。デコード回路９４は、ＡＮＤゲート９２の出力が活性状態（Ｈレベル）のとき、行アドレスＲＡ［］をデコードすることによって行アドレスＲＡ［］に応じた行選択信号Ｘ［ｒ−１：０］を行デコーダブロック５３に出力する。したがって、列デコーダ６１は、ＳＴＭ＝０のときには、内部クロック信号ＴＤＥＣに同期して行選択信号Ｘを出力するが、ＳＴＭ＝１のときには、行選択信号Ｘを出力しない。
行デコーダブロック５３は、ワード線ＷＬにそれぞれ対応する行デコーダ６３［０］〜６３［ｗ−１］を含む。各行デコーダ６３は、行選択信号Ｘに基づいて対応するワード線ＷＬを活性化する。
（入出力ブロック）
入出力ブロック５１は、メモリセルアレイＭＡ［０］〜ＭＡ［ｂ−１］にそれぞれ対応する入出力回路ＩＯ［０］〜ＩＯ［ｂ−１］を含む。
入出力ブロック５１は、スキャンテストを実行するためにスキャンインデータＳＩの入力端子と、スキャンアウトデータＳＯの出力端子とを備える。さらに、各入出力回路ＩＯは、メモリセルアレイＭＡへの書込みデータＤの入力端子と、メモリセルアレイＭＡからの読出しデータＱの出力端子とを備える。
また、入出力ブロック５１には、各入出力回路ＩＯで共通のスキャンパス活性信号ＳＰＥが入力される。ＳＰＥ＝１のとき、各入出力回路ＩＯにはスキャンパスを介してスキャンインデータＳＩの入力が可能であり、ＳＰＥ＝０のとき各入出力回路ＩＯには書込みデータＤの入力が可能である。
また、既に説明したように、クロック発生器からセンスアンプ活性信号ＳＡＥ、バイパス選択信号ＢＰ、および外部クロック信号ＥＸＣＫが入出力ブロック５１に入力される。列デコーダ６１から列選択信号Ｙが入出力ブロック５１に入力される。これらの信号は各入出力回路ＩＯで共通に用いられる。
図６は、図１の入出力回路の一例を示す図である。図６を参照して、入出力回路ＩＯは、マルチプレクサ１０２と、マスタラッチ回路１００と、スレーブラッチ回路１０１と、インバータ１０３と、書込み回路１０６と、書込み列マルチプレクサ１０７と、読出し列マルチプレクサ１０８と、出力信号線ＣＴＲ，ＣＢＲと、センスアンプＳＡと、出力ラッチ回路１０５と、電圧設定回路１１６とを含む。各ラッチ回路は、データ入力ノードＤＩと、データ出力ノードＤＯと、クロック入力ノードＣＫＩとを備える。
入力選択回路としてのマルチプレクサ１０２は、スキャンインデータＳＩおよび書込みデータＤの入力を受ける。マルチプレクサ１０２は、スキャンパス活性信号ＳＰＥ＝０のとき書込みデータＤをマスタラッチ回路１００に出力し、ＳＰＥ＝１のときスキャンインデータＳＩをマスタラッチ回路１００に出力する。
マスタラッチ回路１００は、外部クロック信号ＥＸＣＫがＬレベルのときにマルチプレクサ１０２から出力されたスキャンインデータＳＩまたは書込みデータＤを保持する。スレーブラッチ回路１０１は、外部クロック信号ＥＸＣＫがＨレベルのときにマスタラッチ回路１００から出力された信号を保持する。したがって、マスタラッチ回路１００とスレーブラッチ回路１０１とによって、外部クロック信号ＥＸＣＫがＨレベルからＬレベルに変化したタイミングで、入力データを保持するスキャンフリップフロップＳＦＦが構成される。
書込み回路１０６は、マスタラッチ回路１００に保持されたデータに基づいて、書込み列マルチプレクサ１０７によって選択された選択列のビット線対ＢＴ，ＢＢの一方をＨレベルに駆動し、他方をＬレベルに駆動する。
書込み列マルチプレクサ１０７は、列選択信号Ｙによって指定された列のビット線対ＢＴ，ＢＢを、書込み回路１０６に接続する。
読出し列マルチプレクサ１０８は、列選択信号Ｙによって指定された列のビット線対ＢＴ，ＢＢを、出力信号線ＣＴＲ，ＣＢＲにそれぞれ接続する。
センスアンプＳＡは、センスアンプ活性信号ＳＡＥが活性状態のときに、出力信号線ＣＴＲと出力信号線ＣＢＲとの電圧差を増幅する。センスアンプＳＡは、一方の出力信号線の論理レベルをセンスアンプ出力信号ＳＡＯＵＴとして出力する。
出力ラッチ回路１０５は、センスアンプ活性信号ＳＡＥがＬレベルのときに、センスアンプ出力信号ＳＡＯＵＴを保持する。出力ラッチ回路１０５に保持されたセンスアンプ出力信号ＳＡＯＵＴは、読出しデータＱとして出力される。
電圧設定回路１１６は、スキャンテスト時に、出力信号線ＣＴＲおよび出力信号線ＣＢＲを、スキャンフリップフロップＳＦＦの保持データに応じた電圧に設定する。具体的に、電圧設定回路１１６は、ＮＭＯＳトランジスタ１１１，１１０と、ＮＭＯＳトランジスタ１１３，１１２と、インバータ１１４とを含む。
ＮＭＯＳトランジスタ１１１，１１０は、この順番で出力信号線ＣＴＲとＶＳＳ電源ノードとの間に接続される。ＮＭＯＳトランジスタ１１３，１１２は、この順番で出力信号線ＣＢＲとＶＳＳ電源ノードとの間に接続される。
ＮＭＯＳトランジスタ１１１，ＮＭＯＳトランジスタ１１３のゲートには、バイパス選択信号ＢＰが入力される。ＮＭＯＳトランジスタ１１０のゲートには、スレーブラッチ回路１０１に保持されたデータに応じた電圧値が入力される。ＮＭＯＳトランジスタ１１２のゲートには、スレーブラッチ回路１０１に保持されたデータの論理レベルをインバータ１１４によって反転させた信号が入力される。
バイパス選択信号ＢＰは、スキャンテストモード信号ＳＴＭ＝１かつ内部クロック信号ＴＤＥＣが活性状態のときに、活性状態（Ｈレベル）になる。バイパス選択信号ＢＰが活性状態のときには、ＮＭＯＳトランジスタ１１１，１１３がオン状態になる。これにより、出力信号線ＣＴＲおよび出力信号線ＣＢＲの電圧値は、スレーブラッチ回路１０１の保持データに応じた電圧に設定される。
なお、電圧設定回路１１６を構成するＭＯＳトランジスタを、出力信号線ＣＴＲ，ＣＢＲとＶＤＤ電源ノードとの間に接続することも可能である。この場合、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタが用いられる。
（センスアンプの回路例）
図７は、図６のセンスアンプの一例を示す回路図である。センスアンプＳＡは、ラッチ回路１２０と、ＮＭＯＳトランジスタ１２８と、バッファ１２９とを含む。ラッチ回路１２０は、ＰＭＯＳトランジスタ１２２，１２３とＮＭＯＳトランジスタ１２４，１２５とを含む。
ＰＭＯＳトランジスタ１２２およびＮＭＯＳトランジスタ１２４は、この並び順でＶＤＤ電源ノードと中間ノード１２１との間に直列に接続される。ＰＭＯＳトランジスタ１２３およびＮＭＯＳトランジスタ１２５は、この並び順でＶＤＤ電源ノードと中間ノード１２１との間に直列に接続される。ＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２４との接続ノード１２６は、ＰＭＯＳトランジスタ１２３およびＮＭＯＳトランジスタ１２５のゲートに接続されるとともに出力信号線ＣＴＲに接続される。同様に、ＰＭＯＳトランジスタ１２３とＮＭＯＳトランジスタ１２５との接続ノード１２７は、ＰＭＯＳトランジスタ１２２およびＮＭＯＳトランジスタ１２４のゲートに接続されるともに出力信号線ＣＢＲに接続される。
ＮＭＯＳトランジスタ１２８は、中間ノード１２１とＶＳＳ電源ノードとの間に接続される。ＮＭＯＳトランジスタ１２８のゲートには、センスアンプ活性信号ＳＡＥが入力される。バッファ１２９は、出力信号線ＣＴＲの電圧を増幅して出力する。
上記の構成のセンスアンプＳＡは、センスアンプ活性信号ＳＡＥが活性状態のときに、出力信号線ＣＴＲ，ＣＢＲの電圧差を増幅する。この場合、一方の出力信号線の電圧が電源電圧ＶＤＤとなり、他方の出力信号線の電圧が接地電圧ＶＳＳとなる。出力信号線ＣＴＲの増幅後の電圧（電源電圧ＶＤＤまたは接地電圧ＶＳＳ）は、バッファ１２９を介してセンスアンプ出力信号ＳＡＯＵＴとして出力される。
（読出し列マルチプレクサの回路例）
図８は、図６の読出し列マルチプレクサの構成の一例を示す図である。図８を参照して、読出し列マルチプレクサ１０８は、各列のビット線対ＢＴ，ＢＢに接続されたＰＭＯＳトランジスタ１４０，１４１と、インバータ１４２とを含む。対応する列選択信号Ｙは、インバータ１４２を介してＰＭＯＳトランジスタ１４０，１４１のゲートに入力される。
また、各列のビット線ＢＴは、ＰＭＯＳトランジスタ１４０を介して出力信号線ＣＴＲと接続される。各列のビット線ＢＢは、ＰＭＯＳトランジスタ１４１を介して出力信号線ＣＢＲと接続される。
以上の構成によれば、対応する列選択信号Ｙが活性状態（Ｈレベル）になったとき、ＰＭＯＳトランジスタ１４０，１４１がオン状態になるので、選択列のビット線ＢＴ，ＢＢは、出力信号線ＣＴＲ，ＣＢＲにそれぞれ接続される。
（ラッチ回路の回路例）
図９は、図６のラッチ回路の構成の一例を示す回路図である。図９を参照して、ラッチ回路は、入力ノード１５０と、クロックノード１５１と、出力ノード１５２と、ＰＭＯＳトランジスタ１５３，１５４，１５５，１５６と、ＮＭＯＳトランジスタ１５７，１５８，１５９，１６０と、インバータ１６１，１６２，１６３とを含む。
ＰＭＯＳトランジスタ１５３，１５４およびＮＭＯＳトランジスタ１５７，１５８は、この並び順でＶＤＤ電源ノードとＶＳＳ電源ノードとの間に直列に接続される。同様に、ＰＭＯＳトランジスタ１５５，１５６およびＮＭＯＳトランジスタ１５９，１６０は、この並び順でＶＤＤ電源ノードとＶＳＳ電源ノードとの間に直列に接続される。入力ノード１５０は、ＰＭＯＳトランジスタ１５４のゲートおよびＮＭＯＳトランジスタ１５７のゲートにインバータ１６１を介して接続される。クロックノード１５１は、ＰＭＯＳトランジスタ１５３のゲートおよびＮＭＯＳトランジスタ１６０のゲートに接続される。クロックノード１５１は、さらに、インバータ１６２を介して、ＮＭＯＳトランジスタ１５８のゲートおよびＰＭＯＳトランジスタ１５５のゲートに接続される。ＰＭＯＳトランジスタ１５４のＮＭＯＳトランジスタ１５７との接続ノード１６４は、ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５９との接続ノード１６５に接続される。接続ノード１６４は、さらに、インバータ１６３を介して出力ノード１５２と接続される。出力ノード１５２は、また、ＰＭＯＳトランジスタ１５６のゲートおよびＮＭＯＳトランジスタ１５９のゲートに接続される。
上記の構成によれば、クロックノード１５１に入力されるｃｌｏｃｋ信号がＬレベルのときには、ＰＭＯＳトランジスタ１５３およびＮＭＯＳトランジスタ１５８がオン状態であり、ＰＭＯＳトランジスタ１５５およびＮＭＯＳトランジスタ１６０がオフ状態である。したがって、入力ノード１５０から入力されたｉｎｐｕｔ信号は、インバータ１６１によって反転された後、ＰＭＯＳトランジスタ１５４およびＮＭＯＳトランジスタ１５７によって構成されるインバータによって反転され、さらに、インバータ１６３によって反転された後、出力ノード１５２からｏｕｔｐｕｔ信号として出力される。すなわち、入力ノード１５０から入力された信号の論理レベルを反転させた信号が、出力ノード１５２から出力される。
一方、クロックノード１５１に入力されるｃｌｏｃｋ信号がＨレベルのときには、ＰＭＯＳトランジスタ１５３およびＮＭＯＳトランジスタ１５８がオフ状態になるので、入力ノード１５０からのｉｎｐｕｔ信号の入力が遮断される。さらに、ｃｌｏｃｋ信号がＨレベルのときは、ＰＭＯＳトランジスタ１５５およびＮＭＯＳトランジスタ１６０がオン状態になる。したがって、ＰＭＯＳトランジスタ１５６およびＮＭＯＳトランジスタ１５９によって構成されるインバータとインバータ１６３とは、一方の入力と他方の出力とが相互に接続された状態であるので、１ビットの情報を保持することができる。
［ＳＲＡＭ回路の動作］
次に、上記の構成のＳＲＡＭ回路において、スキャンテストモード信号ＳＴＭ＝０の通常モードの場合と、スキャンテストモード信号ＳＴＭ＝１のスキャンテスト時（バイパスモードとも称する）の場合とでの動作について説明する。なお、スキャンテスト時には予め、スキャンパス活性信号ＳＰＥ＝１とすることにより、スキャンインデータＳＩがスキャンフリップフロップＳＦＦ（すなわち、マスタラッチ回路１００およびスレーブラッチ回路１０１）に転送されている。
図１０は、図１のＳＲＡＭ回路の動作を説明するためのタイミング図である。まず、通常モード（ＳＴＭ＝０）の場合について説明する。
図４、図６および図１０を主として参照して、時刻ｔ１よりも前のクロック信号ＣＬＫがＬレベルの状態では、内部クロック信号ＴＤＥＣ、バイパス選択信号ＢＰ、およびセンスアンプ活性信号ＳＡＥはＬレベルである。一方、ＲＰＬＷＬ信号およびＢＡＣＫ信号はＨレベルである。
時刻ｔ１においてクロック信号ＣＬＫ（外部クロック信号ＥＸＣＫ）がＬレベルからＨレベルに変化する。これにより、時刻ｔ２に内部クロック信号ＴＤＥＣがＬレベルからＨレベルに変化する。なお、ＳＴＭ＝０であるので、バイパス選択信号ＢＰはＬレベルのままである。
内部クロック信号ＴＤＥＣがＬレベルからＨレベルに変化することによって、タイミングレプリカ５４の遅延線６５に出力されるＲＰＬＷＬ信号は、ＨレベルからＬレベルに緩やかに変化を始める。さらに、この内部クロック信号ＴＤＥＣの変化に応答して、時刻ｔ３に、列デコーダ６１から列選択信号Ｙが出力され、行デコーダ６３によって選択行のワード線ＷＬが活性化される。
タイミングレプリカ５４に設けられた遅延線６５に応じた遅延時間が経過すると、ＢＡＣＫ信号がＨレベルからＬレベルに変化をする。このＢＡＣＫ信号の変化によって、時刻ｔ４に、センスアンプ活性信号ＳＡＥが活性状態（Ｈレベル）に変化する。これによって、センスアンプＳＡが動作するので、出力信号線ＣＴＲ，ＣＢＲは、選択列のビット線対ＢＴ，ＢＢの電圧に応じて一方がＨレベルに変化し、他方がＬレベルに変化する。さらに、読出しデータＱがセンスアンプＳＡから出力される。
なお、センスアンプ活性信号ＳＡＥが非活性状態（Ｌレベル）になると、出力ラッチ回路１０５に保持された読出しデータＱが出力される。
次に、バイパスモードの場合について説明する。時刻ｔ６にスキャンテストモード信号ＳＴＭがＬレベルからＨレベルに変化する。その後、時刻ｔ７にクロック信号ＣＬＫ（外部クロック信号ＥＸＣＫ）がＬレベルからＨレベルに変化する。これにより、時刻ｔ８に内部クロック信号ＴＤＥＣもＬレベルからＨレベルに変化する。
内部クロック信号ＴＤＥＣがＬレベルからＨレベルに変化することによって、タイミングレプリカ５４の遅延線６５に出力されるＲＰＬＷＬ信号は、ＨレベルからＬレベルに緩やかに変化を始める。しかし、図５で説明したようにＳＴＭ＝１の場合には、行選択信号Ｘおよび列選択信号Ｙは出力されない。
一方、図４で説明したように、内部クロック信号ＴＤＥＣがＨレベルに変化すると、時刻ｔ９にバイパス選択信号ＢＰが活性状態（Ｈレベル）に変化する。バイパス選択信号ＢＰがＨレベルになると、図６のＮＭＯＳトランジスタ１１１，１１３が導通し、出力信号線ＣＴＲ，ＣＢＲの電圧は、マスタラッチ回路１００およびスレーブラッチ回路１０１に保持されたデータに応じた電圧値になる。
その後、タイミングレプリカ５４に設けられた遅延線に応じた遅延時間が経過すると、ＢＡＣＫ信号がＨレベルからＬレベルに変化する。このＢＡＣＫ信号の変化によって、時刻ｔ１０に、センスアンプ活性信号ＳＡＥが活性状態（Ｈレベル）に変化する。これによって、センスアンプＳＡが動作するので、出力信号線ＣＴＲ，ＣＢＲの電圧がセンスアンプＳＡによって増幅され、読出しデータＱとして出力される。
この出力データは、スキャンフリップフロップＳＦＦ（マスタラッチ回路１００およびスレーブラッチ回路１０１）に保持されたデータである。なお、センスアンプ活性信号ＳＡＥが非活性状態（Ｌレベル）になると、出力ラッチ回路１０５に保持された出力データＱが出力される。
［第１の実施形態の効果］
上記のとおり、第１の実施形態のＳＲＡＭ回路によれば、通常モードの場合もバイパスモードの場合も、タイミングレプリカ５４に基づいたタイミングでセンスアンプ活性信号ＳＡＥが活性化され、センスアンプＳＡを通してデータが出力される。したがって、クロック信号ＣＬＫの立ち上がりエッジから、データが出力されるまでの時間は、通常モードの場合（図１０の時刻ｔ１から時刻ｔ５）とバイパスモードの場合（図１０の時刻ｔ７から時刻ｔ１０）とでほぼ同じになる。この結果、ＳＲＡＭ回路の後段の論理回路の動作タイミングウィンドウを従来よりも広げることができるので、タイミング設計が容易になる。
＜第２の実施形態＞
第２の実施形態のＳＲＡＭ回路は、入出力ブロック５１の入出力回路ＩＯに設けられた電圧設定回路１１６Ａの構成が第１の実施形態の場合と異なる。以下、図面を参照して説明する。
［入出力回路の構成］
図１１は、第２の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の構成を示す図である。
図１１の入出力回路ＩＯの電圧設定回路１１６Ａは、出力信号線ＣＴＲ，ＣＢＲにそれぞれ接続されたＮＭＯＳトランジスタ１１１，１１３に代えて、ＰＭＯＳトランジスタ１１１Ａ，１１３Ａが設けられている点で図６の入出力回路ＩＯの電圧設定回路１１６と異なる。さらに、図１１の入出力回路ＩＯは、ＰＭＯＳトランジスタ１１１Ａ，１１３Ａのゲートにインバータ１１５を介してバイパス選択信号ＢＰの論理レベルを反転させた信号が供給される点で図６の入出力回路ＩＯと異なる。図１１のその他の点は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図１１の入出力回路ＩＯの電圧設定回路１１６Ａの動作は、図６の電圧設定回路１１６の場合と同様である。バイパスモード（ＳＴＭ＝１）の場合において、内部クロック信号ＴＤＥＣが活性化すると、バイパス選択信号ＢＰが活性化する。これによって、ＰＭＯＳトランジスタ１１１Ａ，１１３Ａが導通するので、出力信号線ＣＴＲ，ＣＢＲの電圧は、マスタラッチ回路１００およびスレーブラッチ回路１０１に保持されたデータに応じた電圧値になる。
［第２の実施形態の効果］
読出し列マルチプレクサ１０８はＰＭＯＳトランジスタによって構成されている。また、メモリセルのアクセストランジスタはＮＭＯＳトランジスタによって構成されている。このように、通常モードの場合には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方が読出しに関係している。したがって、バイパスモードの場合にも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を用いた方が、タイミングを揃えるためには好ましい。
その他の効果は第１の実施形態の場合と同様である。
＜第３の実施形態＞
図５で説明した第１の実施形態の列デコーダ６１および行プリデコーダ６２においては、バイパスモード（ＳＴＭ＝１）の場合にビット線ＢＴ，ＢＢおよびワード線ＷＬの両方とも非選択になるように制御された。これに対して、第３の実施形態では、ワード線のみ非選択となるように制御される。以下、図面を参照して具体的に説明する。
図１２は、第３の実施形態の半導体装置としてのＳＲＡＭ回路で用いられる列デコーダおよび行プリデコーダの構成を模式的に示す図である。図１２の列デコーダ６１Ａは、ＡＮＤゲート９１が設けられておらず、スキャンテストモード信号ＳＴＭの活性、非活性によらず、内部クロック信号ＴＤＥＣが活性化されると、列選択信号Ｙを出力するように構成されている。この点で図１２の列デコーダ６１Ａは、図５の列デコーダ６１と異なる。すなわち、図１２の場合には、列選択は行われるが、行選択は行われない。
上記の構成によれば、バイパスモードでのデータ出力タイミングには影響を及ぼさずに回路面積を削減することができる。
＜第４の実施形態＞
図５で説明した第１の実施形態の列デコーダ６１および行プリデコーダ６２においては、バイパスモード（ＳＴＭ＝１）の場合にビット線ＢＴ，ＢＢおよびワード線ＷＬの両方とも非選択になるように制御された。これに対して、第４の実施形態では、ビット線のみ非選択となるように制御される。以下、図面を参照して具体的に説明する。
図１３は、第４の実施形態の半導体装置としてのＳＲＡＭ回路で用いられる列デコーダおよび行プリデコーダの構成を模式的に示す図である。図１２の行プリデコーダ６２Ａは、ＡＮＤゲート９２が設けられおらず、スキャンテストモード信号ＳＴＭの活性、非活性によらず、内部クロック信号ＴＤＥＣが活性化されると行選択信号Ｘを出力するように構成されている。この点で図１３の行プリデコーダ６２Ａは、図５の行プリデコーダ６２と異なる。すなわち、図１３の場合には、行選択は行われるが、列選択は行われない。
上記の構成によれば、バイパスモードでのデータ出力タイミングには影響を及ぼさずに回路面積を削減することができる。
＜第５の実施形態＞
スキャンチェーンの各段はフリップフロップによって構成しなければならない。通常の信号処理回路では、ラッチ回路は設けられていても、マスタラッチ回路とスレーブラッチ回路から構成されるフリップフロップが設けられていない場合が多い。また、スキャンテストのためにスキャンフリップフロップを新たに設けると回路面積の増加を伴う。第５の実施形態では、この問題に対処する手法について説明する。
なお、第５の実施形態と関連する第６および第７の実施形態は、第１〜第４の実施形態に組合わせることもできるし、第１〜第４の実施形態と独立に使用することもできる。
図１４は、第５の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。
図１４では、ビットごとの書込み許可信号ＢＷＮを対象として、スキャンテストを行う場合について説明する。書込み許可信号ＢＷＮは、書込みデータＤと同じビット数となるので、新たにスキャンフリップフロップを設けようとすると回路面積の増加が著しい。なお、図１４では、図６と同じ回路要素については同じ参照符号を付しているので、説明を繰り返さない。また、書込み許可信号ＢＷＮ以外の制御信号に対してスキャンテストを行う場合も同様の構成を適用することができる。
図１４を参照して、入出力回路ＩＯのスキャンフリップフロップＳＦＦは、さらに、外部クロック信号ＥＸＣＫに同期して書込み許可信号ＢＷＮを保持するマスタラッチ回路１８０と、ＮＯＲゲート１８１と、排他的論理和ゲート１８２とを含む。
ＮＯＲゲート１８１は、マスタラッチ回路１８０の出力信号とスキャンパス活性信号ＳＰＥとのＮＯＲ演算を行う。スキャンパス活性信号ＳＰＥが活性状態（Ｈレベル）のときは、ＮＯＲゲート１８１の出力はＬレベルに固定される。この場合、スキャンパスを介してスキャンインデータＳＩがマスタラッチ回路１００およびスレーブラッチ回路１０１に転送される。
スキャンパス活性信号ＳＰＥがＬレベルのとき、マスタラッチ回路１８０の出力信号はＮＯＲゲート１８１を通過する。この場合、排他的論理和ゲート１８２は、書込みデータＤと書込み許可信号ＢＷＮとの排他的論理和を演算する。この演算結果が、外部クロック信号ＥＸＣＫに同期してスレーブラッチ回路１０１に格納される。これにより、書込みデータＤと書込み許可信号ＢＷＮとの両方の故障をスキャンテストで検出可能になる。
また、書込みデータＤと書込み許可信号ＢＷＮとは関連する信号であり、回路は互いに近くに配置されるので、配線を引き回す必要がない。書込み許可信号ＢＷＮ用のスレーブラッチ回路を設ける必要がないので、回路面積の増大を抑制することができる。
＜第６の実施形態＞
図１５は、第６の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。
図１５の入出力回路ＩＯは、排他的論理和ゲート１８２に代えてＮＯＲゲート１８３が設けられている点で図１４の入出力回路ＩＯ回路と異なる。図１５のその他の点は図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
上記のように、排他的論理和ゲート１８２に代えてＮＯＲゲート１８３を用いることによって回路面積を削減することができる。第６の実施形態のその他の効果は第５の実施形態の場合と同様である。
＜第７の実施形態＞
図１６は、第７の実施形態の半導体装置としてのＳＲＡＭ回路における入出力回路の一部の構成を示す回路図である。
図１６の入出力回路ＩＯは、マスタラッチ回路１８０とＮＯＲゲート１８３との間に代えて、マスタラッチ回路１００とＮＯＲゲート１８３との間にＮＯＲゲート１８１が設けられている点で、図１５の入出力回路ＩＯと異なる。この場合、ＳＰＥ＝１の場合に、ＮＯＲゲート１８１の出力はＬレベルに固定される。ＳＰＥ＝０の場合にＮＯＲゲート１８１はマスタラッチ回路１００の出力信号を通過させる。
さらに、図１６の入出力回路ＩＯは、書込みデータＤの入力端子とマスタラッチ回路１００との間に代えて、書込み許可信号ＢＷＮの入力端子とマスタラッチ回路１８０との間にマルチプレクサ１０２が設けられている点で、図１５の入出力回路ＩＯと異なる。この場合、マルチプレクサ１０２は、ＳＰＥ＝０の場合に書込み許可信号ＢＷＮを選択し、ＳＰＥ＝１の場合にスキャンインデータＳＩを選択する。また、書込みデータＤはマスタラッチ回路１００に入力される。
図１６の回路構成によれば、スキャンパス活性信号ＳＰＥ＝１のときのスキャンインデータＳＩが入力されるスキャンパスは、マスタラッチ回路１８０からスレーブラッチ回路１０１の経路である。
また、マルチプレクサ１０２を書込みデータＤ信号の経路に設けないように変更することによって、書込みデータＤのセットアップ時間を減らすことができる。書込みデータＤ端子はクリティカルパスになることが多いので、設計上有利になる。第７の実施形態のその他の効果は第５および第６の実施形態の場合と同様である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
４０ ＳＲＡＭ回路、５０ メモリセルアレイブロック、５１ 入出力ブロック、５２ 制御回路、５３ 行デコーダブロック、５４ タイミングレプリカ、６０ クロック発生器、６１，６１Ａ 列デコーダ、６２，６２Ａ 行プリデコーダ、６３ 行デコーダ、６５ 遅延線、１００，１８０ マスタラッチ回路、１０１ スレーブラッチ回路、１０２ マルチプレクサ、１０５ 出力ラッチ回路、１０６ 書込み回路、１０７ 書込み列マルチプレクサ、１０８ 読出し列マルチプレクサ、１１６，１１６Ａ 電圧設定回路、１８１，１８３ ＮＯＲゲート、１８２ 排他的論理和ゲート、２００５ 特開、ＢＴ，ＢＢ ビット線、ＢＰ バイパス選択信号、ＢＷＮ 書込み許可信号、ＣＡ 列アドレス、ＣＢＲ，ＣＴＲ 出力信号線、ＣＬＫ クロック信号、ＣＬＫＬＴ クロックラッチ回路、Ｄ 書込みデータ、ＥＸＣＫ 外部クロック信号、ＩＯ 入出力回路、ＭＡ メモリセルアレイ、ＭＣ メモリセル、Ｑ 読出しデータ、ＲＡ 行アドレス、ＳＡ センスアンプ、ＳＡＥ センスアンプ活性信号、ＳＡＯＵＴ センスアンプ出力信号、ＳＦＦ スキャンフリップフロップ、ＳＩ スキャンインデータ、ＳＯ スキャンアウトデータ、ＳＰＥ スキャンパス活性信号、ＳＴＭ スキャンテストモード信号、ＴＤＥＣ 内部クロック信号、ＶＤＤ 電源電圧、ＶＳＳ 接地電圧、ＷＬ ワード線、Ｘ 行選択信号、Ｙ 列選択信号。

Claims (14)

  1. メモリセルアレイと、
    前記メモリセルアレイの行に対応する複数のワード線と、
    前記メモリセルアレイの列に対応する複数のビット線対と、
    列選択信号に基づいて、前記複数のビット線対のうちの選択列のビット線対を第１および第２の出力信号線に接続する列選択回路と、
    前記第１の出力信号線と前記第２の出力信号線との電圧差を増幅するセンスアンプと、
    スキャンチェーンを介してデータを入力可能なスキャンフリップフロップと、
    スキャンテスト時に、前記第１および第２の出力信号線を前記スキャンフリップフロップの保持データに応じた電圧に設定する電圧設定回路とを備える、半導体装置。
  2. 前記半導体装置は、前記センスアンプに第１の制御信号を出力しかつ前記電圧設定回路に第２の制御信号を出力する制御回路をさらに備え、
    前記センスアンプは、前記第１の制御信号が活性化したときに前記第１の出力信号線と前記第２の出力信号線との電圧差の増幅を開始し、
    前記電圧設定回路は、前記第２の制御信号が活性化したときに前記第１および第２の出力信号線を前記スキャンフリップフロップの保持データに応じた電圧に設定し、
    前記制御回路は、前記スキャンテスト時であるか否かにかかわらず、クロック信号に基づく第１のタイミングで前記第１の制御信号を活性化し、
    前記制御回路は、前記スキャンテスト時に前記クロック信号に基づいて、前記第１のタイミングよりも早い第２のタイミングで前記第２の制御信号を活性化する、請求項１に記載の半導体装置。
  3. 前記制御回路は、前記クロック信号が遅延線を通過したタイミングに基づいて、前記第１の制御信号を活性化するタイミングを決定する、請求項２に記載の半導体装置。
  4. 前記電圧設定回路は、
    前記第１の出力信号線と電源ノードとの間に互いに直列に接続された第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタおよび第２のＭＯＳトランジスタと、
    前記第２の出力信号線と前記電源ノードとの間に互いに直列に接続された第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタとを含み、
    前記第１および第３のＭＯＳトランジスタのゲートには、前記第２の制御信号が供給され、
    前記スキャンフリップフロップの保持データに応じて、前記第２および第４のＭＯＳトランジスタのうち一方のゲートにはハイレベルに信号が入力され、他方のゲートにはローレベルの信号が入力される、請求項２に記載の半導体装置。
  5. 前記電源ノードには接地電圧が与えられ、
    前記第１〜第４のＭＯＳトランジスタの各々は、ＮチャネルＭＯＳトランジスタである、請求項４に記載の半導体装置。
  6. 前記電源ノードには接地電圧が与えられ、
    前記第１および第３のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
    前記第２および第４のＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである、請求項４に記載の半導体装置。
  7. 行アドレスに基づいて前記複数のワード線のうち選択行のワード線を活性化する行デコーダと、
    列アドレスに基づいて前記列選択信号を生成する列デコーダとをさらに備え、
    前記行デコーダおよび前記列デコーダは、前記スキャンテスト時に列選択および行選択の少なくとも一方を行わないように構成される、請求項１に記載の半導体装置。
  8. 前記半導体装置は、さらに、
    第３の制御信号、前記メモリセルアレイへの書込み用データ、およびスキャンテスト用データの入力を受け、前記第３の制御信号が活性化されているときに前記スキャンテスト用データを選択し、前記第３の制御信号が活性化されていないときに前記メモリセルアレイへの書込み用データを選択する入力選択回路を備え、
    前記スキャンフリップフロップは、
    前記入力選択回路によって選択されたデータが入力される第１のラッチ回路と、
    前記第１のラッチ回路の後段に設けられた第２のラッチ回路とを含む、請求項１に記載の半導体装置。
  9. 前記スキャンフリップフロップは、さらに、
    第４の制御信号が入力される第３のラッチ回路と、
    前記第３の制御信号が活性化されていないときに、前記第３のラッチ回路の出力信号を通過させる第１の論理回路と、
    前記第１の論理回路を通過した信号と前記第１のラッチ回路の出力信号との論理演算を行い、論理演算結果を前記第２のラッチ回路に入力する第２の論理回路とを含む、請求項８に記載の半導体装置。
  10. 前記第２の論理回路は、排他的論理和ゲートを含む、請求項９に記載の半導体装置。
  11. 前記第２の論理回路は、論理和ゲートを含む、請求項９に記載の半導体装置。
  12. 前記半導体装置は、第３の制御信号、第４の制御信号、およびスキャンテスト用データの入力を受け、前記第３の制御信号が活性化されているときに前記スキャンテスト用のデータを選択し、前記第３の制御信号が活性化されていないときに前記第４の制御信号を選択する入力選択回路をさらに備え、
    前記スキャンフリップフロップは、
    前記メモリセルアレイへの書込み用データが入力される第１のラッチ回路と、
    前記第１のラッチ回路の後段に設けられた第２のラッチ回路と、
    前記入力選択回路によって選択された前記スキャンテスト用データまたは前記第４の制御信号が入力される第３のラッチ回路と、
    前記第３の制御信号が活性化されていないときに、前記第１のラッチ回路の出力信号を通過させる第１の論理回路と、
    前記第１の論理回路を通過した信号と前記第３のラッチ回路の出力信号との論理演算を行い、論理演算結果を前記第２のラッチ回路に入力する第２の論理回路とを含む、請求項１に記載の半導体装置。
  13. メモリセルアレイと、
    第１の制御信号、前記メモリセルアレイへの書込み用データ、およびスキャンテスト用データの入力を受け、前記第１の制御信号が活性化されているときに前記スキャンテスト用データを選択し、前記第１の制御信号が活性化されていないときに前記メモリセルアレイへの書込み用データを選択する入力選択回路と、
    前記入力選択回路によって選択されたデータが入力される第１のラッチ回路と、
    前記第１のラッチ回路の後段に設けられた第２のラッチ回路と、
    第２の制御信号が入力される第３のラッチ回路と、
    前記第１の制御信号が活性化されていないときに、前記第３のラッチ回路の出力信号を通過させる第１の論理回路と、
    前記第１の論理回路を通過した信号と前記第１のラッチ回路の出力信号との論理演算を行い、論理演算結果を前記第２のラッチ回路に入力する第２の論理回路とを備える、半導体装置。
  14. メモリセルアレイと、
    第１の制御信号、第２の制御信号、およびスキャンテスト用データの入力を受け、前記第１の制御信号が活性化されているときに前記スキャンテスト用データを選択し、前記第１の制御信号が活性化されていないときに前記第２の制御信号を選択する入力選択回路と、
    前記メモリセルアレイへの書込み用データが入力される第１のラッチ回路と、
    前記第１のラッチ回路の後段に設けられた第２のラッチ回路と、
    前記入力選択回路によって選択された前記スキャンテスト用データまたは前記第２の制御信号が入力される第３のラッチ回路と、
    前記第１の制御信号が活性化されていないときに、前記第１のラッチ回路の出力信号を通過させる第１の論理回路と、
    前記第１の論理回路を通過した信号と前記第３のラッチ回路の出力信号との論理演算を行い、論理演算結果を前記第２のラッチ回路に入力する第２の論理回路とを備える、半導体装置。
JP2018055844A 2018-03-23 2018-03-23 半導体装置 Active JP6991910B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018055844A JP6991910B2 (ja) 2018-03-23 2018-03-23 半導体装置
US16/286,447 US10830814B2 (en) 2018-03-23 2019-02-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018055844A JP6991910B2 (ja) 2018-03-23 2018-03-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2019169221A true JP2019169221A (ja) 2019-10-03
JP6991910B2 JP6991910B2 (ja) 2022-01-13

Family

ID=67983579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018055844A Active JP6991910B2 (ja) 2018-03-23 2018-03-23 半導体装置

Country Status (2)

Country Link
US (1) US10830814B2 (ja)
JP (1) JP6991910B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658026B2 (en) 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
DE102019113512A1 (de) * 2018-06-18 2019-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Niederspannungsspeichervorrichtung
US11152038B2 (en) * 2020-02-17 2021-10-19 Qualcomm Incorporated Testing one-time programmable (OTP) memory with data input capture through sense amplifier circuit
US11699483B2 (en) * 2021-05-28 2023-07-11 Microsoft Technology Licensing, Llc Memory system with burst mode having logic gates as sense elements
US11763866B1 (en) 2022-03-23 2023-09-19 Qualcomm Incorporated SRAM with scan mode

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11231028A (ja) * 1997-06-03 1999-08-27 Motorola Inc 集積回路装置および試験方法
JP2006337289A (ja) * 2005-06-06 2006-12-14 Renesas Technology Corp 半導体集積回路装置とそのテスト方法
US20110072323A1 (en) * 2009-09-18 2011-03-24 Arm Limited Supporting scan functions within memories
US20160341793A1 (en) * 2015-05-19 2016-11-24 Advanced Micro Devices, Inc. Scan flip-flop circuit with dedicated clocks
US20170352399A1 (en) * 2016-06-06 2017-12-07 Renesas Electronics Corporation Memory macro and semiconductor integrated circuit device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165159B1 (ko) * 1994-07-28 1999-02-01 사또 후미오 반도체 기억 장치
JPH09128966A (ja) * 1995-10-31 1997-05-16 Nec Corp ダイナミック型半導体記憶装置
JP2005077331A (ja) 2003-09-02 2005-03-24 Renesas Technology Corp スキャンテスト回路
KR20090110494A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 반도체 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11231028A (ja) * 1997-06-03 1999-08-27 Motorola Inc 集積回路装置および試験方法
JP2006337289A (ja) * 2005-06-06 2006-12-14 Renesas Technology Corp 半導体集積回路装置とそのテスト方法
US20110072323A1 (en) * 2009-09-18 2011-03-24 Arm Limited Supporting scan functions within memories
JP2011065741A (ja) * 2009-09-18 2011-03-31 Arm Ltd メモリ内部のスキャン機能支援
US20160341793A1 (en) * 2015-05-19 2016-11-24 Advanced Micro Devices, Inc. Scan flip-flop circuit with dedicated clocks
US20170352399A1 (en) * 2016-06-06 2017-12-07 Renesas Electronics Corporation Memory macro and semiconductor integrated circuit device
JP2017220272A (ja) * 2016-06-06 2017-12-14 ルネサスエレクトロニクス株式会社 メモリマクロおよび半導体集積回路装置

Also Published As

Publication number Publication date
US10830814B2 (en) 2020-11-10
JP6991910B2 (ja) 2022-01-13
US20190293716A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
JP6991910B2 (ja) 半導体装置
JP6702560B2 (ja) 半導体集積回路
TWI447729B (zh) 靜態隨機存取記憶體以及靜態隨機存取記憶體方法
US11063593B2 (en) Level shifter enable
US20040041579A1 (en) Semiconductor chip test system and test method thereof
JP2019169846A (ja) 半導体装置
JP2012064292A (ja) 半導体集積回路
JP4035923B2 (ja) ラッチ回路
JP2009070474A (ja) 半導体集積回路
KR100732241B1 (ko) 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템
US9183949B2 (en) Semiconductor device
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
JP2009238367A (ja) メモリ装置
US6310818B1 (en) Semiconductor memory device and method of changing output data of the same
KR100639637B1 (ko) 반도체 기억 장치
US20120087195A1 (en) Semiconductor storage device and method for producing semiconductor storage device
US20120236675A1 (en) Methods and Apparatus for Memory Word Line Driver
JP3857697B2 (ja) 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法
US20180342308A1 (en) Semiconductor device
JP2001345000A (ja) 半導体装置
US5883844A (en) Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof
US6873556B2 (en) Semiconductor memory device with test mode and testing method thereof
JP4405215B2 (ja) メモリ装置
JP2011159332A (ja) 半導体記憶装置
CN114121084B (zh) 存储装置、侦测方法以及装置、存储介质

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200817

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211208

R150 Certificate of patent or registration of utility model

Ref document number: 6991910

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150